第2章可編程邏輯器件

第二章

可編程邏輯器件

可編程邏輯器件PLD（ProgrammableLogicDevice）是從20世紀(jì)70年代發(fā)展起來的一種允許用戶配置的集成邏輯器件?？删幊唐骷LD與專用集成電路ASIC（ApplicationSpecificIC）相比較，因其具有成本低、使用靈活、設(shè)計周期短、可靠性高等特點，極大促進(jìn)數(shù)字集成電路的發(fā)展。

可編程邏輯器件PLD經(jīng)歷了從邏輯規(guī)模比較小的簡單PLD（PROM、PLA、PAL、GAL）到采用大規(guī)模集成電路技術(shù)的復(fù)雜PLD的發(fā)展進(jìn)程，在結(jié)構(gòu)、工藝、集成度、速度和性能等方面都得到極大的提高。

目前，應(yīng)用最廣泛的PLD主要是復(fù)雜可編程器件CPLD（ComplexProgrammableLogicDevice）和現(xiàn)場可編程門陣列FPGA（FieldProgrammableGateArray）。2.1簡單PLD的基本結(jié)構(gòu)

數(shù)字電路系統(tǒng)包含有兩類數(shù)字電路：一類是組合邏輯電路:其特點是任一時刻的輸出信號狀態(tài)僅取決于當(dāng)前的輸入信號狀態(tài)；另一類是時序電路:它由組合邏輯電路和存儲邏輯電路兩部分組成。其特點是任一時刻的輸出信號狀態(tài)不僅取決于當(dāng)時的輸入信號狀態(tài)，而且還取決于電路原來的信號狀態(tài)。

在數(shù)字系統(tǒng)中，根據(jù)布爾代數(shù)的知識，可知任何組合邏輯函數(shù)都可以用與或表達(dá)形式描述，也即可用“與門-或門”兩種基本門電路實現(xiàn)任何組合邏輯電路，而任何時序邏輯電路又都是由組合邏輯電路加上存儲元件（觸發(fā)器）構(gòu)成的?？删幊屉娐方Y(jié)構(gòu)由輸入處理電路、與陣列、或陣列、輸出處理電路等四種功能部分組成，其基本結(jié)構(gòu)如圖2-1所示。輸入處理電路輸出處理電路與陣列或陣列………圖2-1簡單PLD的基本結(jié)構(gòu)輸入輸出與陣列和或陣列是電路的主體，其功能主要是用來實現(xiàn)組合邏輯函數(shù)。輸入處理電路是由輸入緩沖器組成，其功能主要是使輸入信號具有足夠的驅(qū)動能力并產(chǎn)生輸入變量的原變量以及反變量兩個互補(bǔ)的信號。輸出處理電路主要是由三態(tài)門寄存器組成，其功能主要是提供不同的輸出方式，可以由或陣列直接輸出（組合方式），也可以通過寄存器輸出（時序方式）?？删幊屉娐方Y(jié)構(gòu)（a）（b）（c）圖2-2PLD陣列線連接表示和邏輯圖形符號AAA（d）ABCDY=ACD（e）（f）ABCDY=A+B+D十字交叉線表示兩條線未連接交叉線的交叉點處打上黒實點在交叉線的交叉點上打叉，表示該點是個可編程點是互補(bǔ)輸出的緩沖器多輸入端與門多輸入端或門20世紀(jì)70年代初期的PLD主要是：

可編程只讀存儲器PROM（ProgrammableReadOnlyMemory）可編程邏輯陣列PLA（ProgrammableLogicArray）。

在PROM中，與門陣列固定，或門陣列可編程，PROM只能實現(xiàn)組合邏輯電路；在組合邏輯函數(shù)的輸入變量增多時，PROM的存儲單元利用率比較低；PROM的與陣列采用的是全譯碼，產(chǎn)生了全部最小項；PROM是采用熔絲工藝，只可一次性編程使用。

圖2-3PROM陣列結(jié)構(gòu)A0A1A3Y0Y1Y2

可編程邏輯陣列PLA是對PROM進(jìn)行改進(jìn)而產(chǎn)生的。在PLA中，與門陣列和或門陣列都是可編程，其陣列結(jié)構(gòu)如圖2-4所示。雖然PLA的存儲單元利用率相對較高，但是其與陣列和或陣列都是可編程，造成軟件算法復(fù)雜，運行速度大幅下降；并且該器件依然是采用熔絲工藝，只可一次性編程使用。圖2-4PLA陣列結(jié)構(gòu)A0A1A3Y0Y1Y220世紀(jì)70年代末期，MMI公司率先推出可編程陣列邏輯PAL(ProgrammableArrayLogic)器件。

在PAL中與門陣列是可編程的，而或陣列是固定的，其陣列結(jié)構(gòu)如圖2-5所示。雖PAL具有多種輸出和反饋結(jié)構(gòu)，為邏輯設(shè)計提供一定的靈活性，但是不同的PAL器件具有獨立的、單一性的輸出結(jié)構(gòu)，從而造成PAL器件的通用性比較差；此外，PAL器件仍采用熔絲工藝，只可一次性編程使用。圖2-5PAL陣列結(jié)構(gòu)A0A1A3Y0Y1Y220世紀(jì)80年代中期，Lattice公司在PAL的基礎(chǔ)上，設(shè)計出了通用邏輯陣列GAL（GenericArrayLogic）器件，GAL在陣列結(jié)構(gòu)上保留了PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)。GAL首次采用了CMOS工藝，使得GAL具有可以反復(fù)擦除和改寫的功能，徹底克服了熔絲型可編程器件的只能一次可編程問題。在GAL的輸出結(jié)構(gòu)上采用輸出邏輯宏單元OLMC（OutputLogicMacroCell）電路，而輸出邏輯宏單元OLMC設(shè)有多種組態(tài)，可配置成專用組合輸入、專用組合輸出、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等等，從而為邏輯設(shè)計提供了更大的靈活性。

2.2CPLD的基本結(jié)構(gòu)CPLD復(fù)雜可編程邏輯器件，是在20世紀(jì)80年代中期從PAL和GAL器件發(fā)展出來的器件，其結(jié)構(gòu)與PAL和GAL器件基本相同，由可編程的與陣列、固定的或陣列、輸入處理電路和輸出處理電路組成。但是CPLD擴(kuò)充了一個全局共享的可編程與陣列，把多個宏單元連接起來，并增加了I/O控制模塊的數(shù)量和功能。MAX7000S系列器件結(jié)構(gòu)

主要包含五個主要部分：邏輯陣列塊LAB（LogicArrayBlocks）、宏單元（Macrocells），擴(kuò)展乘積項EPT（ExpanderProductTerm）、可編程連線陣列PIA（ProgrammableInterconnectArray）I/O控制塊IOC（I/OControlBlocks），

INPUT/GCLK1INPUT/OE2/GCLKnINPUT/OE16~16個I/O引腳6~16個I/O引腳6~16個I/O引腳宏單元1~16宏單元33~48宏單元17~32宏單元49~646~16個I/O引腳I/O控制塊I/O控制塊I/O控制塊I/O控制塊6~166~166~166~166~166~166~166~16166~166~166~166~161616163636363666666個輸出使能6個輸出使能PIAINPUT/GCLKnLAB圖2-6MAX7000S系列器件的內(nèi)部結(jié)構(gòu)1．邏輯陣列塊LAB（LogicArrayBlocks）MAX7000S結(jié)構(gòu)主要是有多個相互關(guān)聯(lián)的邏輯陣列塊LAB構(gòu)成的，每個邏輯陣列塊LAB都是由16個宏單元（Macrocells）陣列構(gòu)成。多個邏輯陣列塊LAB是通過可編程連線陣列PIA連接在一起的，而對于可編程連線陣列PIA，這個全局總線包括所有的專用輸入、I/O引腳和宏單元的信號引線。

對于每個邏輯陣列塊LAB都有如下的輸入信號：

1）來自通用邏輯輸入的PIA的36個信號。

2）用于寄存器輔助功能的全局控制信號。

3）用于I/O引腳到寄存器的直接輸入通道。2.宏單元（Macrocells）宏單元（Macrocell）是MAX7000S系列器件的具體邏輯單元，是由邏輯陣列、乘積項選擇矩陣和可編程寄存器等三個功能塊構(gòu)成。其中邏輯陣列是實現(xiàn)組合邏輯的，每個邏輯陣列可以給每個宏單元提供五個乘積項；通過乘積項選擇矩陣分配這些乘積項作為主要邏輯輸入（如作為或門和異或門邏輯輸入）以實現(xiàn)組合邏輯函數(shù)功能，或者是把這些乘積項作為宏單元中的寄存器的輔助輸入（清零、置位、時鐘和時鐘的使能）。乘積項選擇矩陣共享邏輯擴(kuò)展項16個擴(kuò)展項乘積項36個PIA信號線邏輯陣列并聯(lián)邏輯擴(kuò)展項（來自其他宏單元）全局清除全局時鐘2清除選擇時鐘/使能選擇Ucc到PIA來自I/O引腳快速輸入選擇可編程寄存器寄存器旁路到I/O控制塊DPRNCLRNENA圖2-7MAX7000S系列器件的宏單元的結(jié)構(gòu)3.擴(kuò)展乘積項EPT（ExpanderProductTerms）在MAX7000S結(jié)構(gòu)中有兩種擴(kuò)展乘積項EPT類型，其一是共享擴(kuò)展乘積項，其二是并聯(lián)擴(kuò)展乘積項。MAX7000S結(jié)構(gòu)允許利用共享擴(kuò)展乘積項或并聯(lián)擴(kuò)展乘積項作為附加的乘積項直接送到同一邏輯陣列塊的任一宏單元中，這樣就可以利用擴(kuò)展乘積項實現(xiàn)單個宏單元不能是完成的復(fù)雜函數(shù)。（1）共享擴(kuò)展項（ShareableExpanders）

共享擴(kuò)展項就是由每個宏單元提供一個未使用的乘積項，并將它們反向后反饋到邏輯陣列塊中，每個邏輯陣列塊LAB有16個共享擴(kuò)展項。每個共享擴(kuò)展項都可以被邏輯陣列塊LAB內(nèi)任何一個宏單元或全部宏單元使用和共享，以便實現(xiàn)復(fù)雜的邏輯函數(shù)功能。圖2-8表示出共享擴(kuò)展項是如何饋送到多個宏單元的。乘積項選擇矩陣宏單元乘積項邏輯16個共享擴(kuò)展項36個PIA信號線宏單元乘積項邏輯圖2-8利用共享擴(kuò)展項實現(xiàn)多個宏單元之間的連接

并聯(lián)擴(kuò)展項是指宏單元中沒有被使用的乘積項，將這些乘積項分配到鄰近的宏單元去以實現(xiàn)復(fù)雜的邏輯函數(shù)功能。。圖2-9表示并聯(lián)擴(kuò)展項是如何從鄰近的宏單元借用的。（2）并聯(lián)擴(kuò)展項（ParallelExpanders）16個共享擴(kuò)展項36個PIA信號線到下一個宏單元來自上一個宏單元PresetPresetClockClockClearClear宏單元乘積項邏輯乘積項選擇矩陣乘積項選擇矩陣宏單元乘積項邏輯圖2-9利用并聯(lián)擴(kuò)展項實現(xiàn)多個宏單元之間的連接

通過可編程連線陣列PIA（ProgrammableInterconnectArray），可以把不同的邏輯陣列塊相互連接，以實現(xiàn)用戶所需要的邏輯功能。通過對可編程連線陣列PIA合適編程，就可以把器件中的任何信號連接到其目的地上。所有的MAX7000S器件的專用輸入、I/O引腳和宏單元輸出都是連接到可編程連線陣列PIA，而通過可編程連線陣列PIA能夠有把這些信號送到整個器件內(nèi)的任何地方。只有每個邏輯陣列塊需要的信號才布置從可編程連線陣列PIA到邏輯陣列塊LAB的連線。

4.可編程連線陣列PIA到LABEEPROM單元PIA信號圖2-10PIA連接到LAB的方式

I/O控制塊IOC主要是由三態(tài)門和使能控制電路構(gòu)成的，在每個邏輯陣列塊LAB和I/O引腳之間都有一個I/O控制塊IOC。I/O控制塊IOC允許每個I/O引腳被獨立配置為輸入、輸出或雙向工作方式。所有I/O引腳都有一個三態(tài)緩沖器，它的使能端可以受到全局輸出使能信號的其中一個使能信號控制，或者是直接連到地（GND）或電源（VCC）上。

MAX7000S系列器件的I/O控制塊如圖2-11所示。

5.I/O控制塊IOC（I/OControlBlocks）VccGND開漏極輸出擺率控制來自宏單元快速輸入宏單元寄存器輸入到PIA連接到其他I/O引腳PIA6個全局輸出使能信號圖2-11MAX7000S系列器件的I/O控制塊2.3FPGA的基本結(jié)構(gòu)FPGA現(xiàn)場可編程門陣列，是在20世紀(jì)80年代中期出現(xiàn)的一種新型的可編程邏輯器件，F(xiàn)PGA是由掩膜可編程門陣列和簡單可編程邏輯器件演變而來的，將他們的特性結(jié)合在一起，使得FPGA既有門陣列的高密度性和通用性，又有可編程器件的用戶可編程特性。

主要包括三部分：可配置邏輯塊CLB(ConfigureableLogicBlocks)、輸入輸出塊IOB（Input/OutputBlocks）可編程連線PI(ProgrammableInterconnect)。Xilinx公司的XC4000系列器件結(jié)構(gòu)CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可配置邏輯塊CLB輸入輸出塊IOB可編程連線PI圖2-12XC4000系列器件的基本結(jié)構(gòu)

可配置邏輯塊CLB是FPGA的基本邏輯單元，用于實現(xiàn)FPGA芯片中的大部分邏輯功能?？膳渲眠壿媺KCLB內(nèi)部基本結(jié)構(gòu)如圖2-13所示，其主要包括由觸發(fā)器、邏輯函數(shù)發(fā)生器、可編程的數(shù)據(jù)選擇器及其他控制電路組成，每個CLB實現(xiàn)單一的邏輯功能，多個CLB以陣列的形式分布在器件的中部，由PI相連，實現(xiàn)復(fù)雜的邏輯功能。

1．可配置邏輯塊CLBG-LUTF-LUTH-LUTH1DINS/RECG’F’H’S/R控制S/R控制G1~G4邏輯函數(shù)發(fā)生器F1~F4邏輯函數(shù)發(fā)生器G’F’H邏輯函數(shù)發(fā)生器11G1G2G3G4F1F2F3F4K(時鐘)XXQYQYSDRDSDRDDDECECQQC1C2C3C4可配置數(shù)據(jù)選擇器圖2-13可配置邏輯塊CLB內(nèi)部基本結(jié)構(gòu)

在可配置邏輯塊CLB中共有3個邏輯函數(shù)發(fā)生器，包括兩個4輸入的邏輯函數(shù)發(fā)生器（G-LUT、F-LUT）和一個3輸入的邏輯函數(shù)發(fā)生器（H-LUT）。這些邏輯函數(shù)發(fā)生器是采用基于靜態(tài)隨機(jī)存儲器的查表LUT（LookUpTable）結(jié)構(gòu)，如圖2-14所示4輸入邏輯函數(shù)發(fā)生器G-LUT的內(nèi)部結(jié)構(gòu)。查找表LUT的工作原理類似于用PROM實現(xiàn)多種組合邏輯函數(shù)，其輸入等效于PROM的地址碼，存儲的內(nèi)容為相應(yīng)的邏輯函數(shù)取值，通過查找地址表，可得到邏輯函數(shù)的輸出。16×1RAMG1G2G3G4G圖2-144輸入邏輯函數(shù)發(fā)生器G-LUT的內(nèi)部結(jié)構(gòu)

在CLB結(jié)構(gòu)圖中，邏輯函數(shù)發(fā)生器G-LUT和F-LUT各有4個獨立的輸入變量，可分別實現(xiàn)對應(yīng)的輸入4變量的任意邏輯函數(shù)。H-LUT邏輯函數(shù)發(fā)生器的輸入信號是前兩個邏輯函數(shù)發(fā)生器的輸出信號G′和F′，以及信號變換電路的輸出H1，它可實現(xiàn)3輸入變量的任意邏輯函數(shù)。將3個函數(shù)發(fā)生器組合配置，１個CLB可以完成任意4變量、5變量，最多9變量的邏輯函數(shù)。

輸入輸出塊IOB為芯片外部引腳和芯片內(nèi)部邏輯的連接提供接口的，其內(nèi)部結(jié)構(gòu)如圖2-15所示。輸入輸出塊IOB主要由輸入觸發(fā)/鎖存器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個IOB控制一個外部引腳，它可以被編程為輸入、輸出或雙向輸入/輸出功能。2.輸入輸出塊IOB（Input/OutputBlocks）DDQQ觸發(fā)器觸發(fā)器延時輸入緩沖器輸出緩沖器擺率控制上/下拉電阻時鐘輸入I1I2時鐘輸出輸出使能端I/O引腳圖2-15輸入輸出塊IOB的內(nèi)部結(jié)構(gòu)

可編程連線PI（ProgrammableInterconnect）由分布在CLB陣列之間的金屬線段和陣列交叉點上的可編程開關(guān)矩陣（ProgrammableSwitchMatrix，PSM）組成。它將FPGA芯片內(nèi)部單個CLB輸入輸出之間、各個CLB之間、CLB和I/OB之間有效地組合起來，實現(xiàn)系統(tǒng)的邏輯功能。按互連線的相對長度，則可編程連線PI主要是提供3種互連線結(jié)構(gòu)：單長線、雙長線和長線三種，其結(jié)構(gòu)如圖2-16所示。3.可編程連線PIF2C2G2F3C3G3YYQG4C4F4G1C1KF1XXQ開關(guān)矩陣開關(guān)矩陣開關(guān)矩陣開關(guān)矩陣CLB每個開關(guān)矩陣連接點處有6個選通晶體管F2C2G2F3C3G3YYQG4C4F4G1C1KF1XXQCLB長線（a）單長線（b）開關(guān)矩陣（c）雙長線（d）長線CLBCLBCLBCLB開關(guān)矩陣雙長線圖2-16不同可編程連線PI示意圖1）通用單/雙長線連接。該結(jié)構(gòu)主要用于CLB之間的連接。在這種結(jié)構(gòu)中，任意兩點間的連接都要通過開關(guān)矩陣。它提供了相鄰CLB之間的快速互連和復(fù)雜互連的靈活性。但傳輸信號每通過一個可編程開關(guān)矩陣，就增加一次時延。因此，F(xiàn)PGA內(nèi)部時延與器件結(jié)構(gòu)和邏輯布線等有關(guān)，它的信號傳輸時延是不可預(yù)知。2）長線連接。在通用單/雙長度線的旁邊還有3條從陣列的一頭連接到另一頭的線段，稱為水平長線和垂直長線。這些長線不經(jīng)過可編程開關(guān)矩陣，信號延遲時間短。長線連接主要用于長距離或關(guān)鍵信號的傳輸。隨著可編程邏輯器件應(yīng)用的日益廣泛,許多IC制造廠家涉足CPLD/FPGA領(lǐng)域。目前世界上有十幾家生產(chǎn)CPLD/FPGA的公司,而在我國常用的是Altera、Xilinx和Lattice三家主流公司的可編程邏輯器件產(chǎn)品，本節(jié)將介紹這三家公司常用的CPLD和FPGA器件系列及其基本特性。2.4可編程邏輯器件產(chǎn)品簡介2.4.1Altera系列產(chǎn)品

Altera是著名的PLD生產(chǎn)商之一，Altera的PLD具有高性能、高集成度和高性價比的優(yōu)點，并且該公司還提供功能全面的可編程器件開發(fā)工具和豐富的IP核、宏功能庫等等，因此Altera多年來一直占據(jù)著行業(yè)領(lǐng)先地位。Altera的PLD產(chǎn)品包括Classic系列、MAX（MultipleArrayMatrix）系列、FLEX（FlexibleLogicElementMatrix）系列、APEX（AdvancedLogicElementMatrix）系列、ACEX系列、APEXⅡ系列、Cyclone系列、Stratix系列、MAXⅡ系列、CycloneⅡ系列以及StratixⅡ系列等等。

目前，Altera主流的CPLD產(chǎn)品主要是MAXⅡ系列，而Altera主流的FPGA產(chǎn)品主要分成兩類：一類是側(cè)重于低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Cyclone，CycloneII；另一類是側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Startix，StratixII等。1.MAXⅡ系列CPLD器件MAXⅡ系列CPLD器件適合于通用的、低密度邏輯的應(yīng)用環(huán)境。MAXII系列CPLD器件是所有CPLD系列產(chǎn)品中成本最低、功耗最小和密度最高的器件。該系列器件主要特性是：采用了LUT結(jié)構(gòu)，內(nèi)含F(xiàn)lash，可以實現(xiàn)自動配置；多種電壓的I/O接口，可以支持的電壓為3.3v/2.5v/1.8v，并且I/O接口PCI兼容；支持內(nèi)部時鐘頻率高達(dá)300MHz，內(nèi)置用戶非易失性Flash存儲器塊，通過取代分立式非易失性存儲器件以減少芯片數(shù)量；器件在工作狀態(tài)時能夠下載第二個設(shè)計，可降低遠(yuǎn)程現(xiàn)場升級的成本；具有靈活的多電壓MultiVolt內(nèi)核，片內(nèi)電壓調(diào)整器支持3.3v、2.5v或1.8v多類型電源輸入；該系列器件還能夠訪問JTAG狀態(tài)機(jī)，在邏輯中例化用戶功能，可提高單板上不兼容JTAG協(xié)議的Flash器件的配置效率。2.CycloneⅡ系列FPGA器件CycloneⅡ系列FPGA器件適合于低成本、中等密度邏輯的應(yīng)用環(huán)境。該系列器件在300mm晶圓的基礎(chǔ)上，采用TSMC90nm低電介工藝技術(shù)，從而保證了器件快速和低成本特性。該系列器件主要特性是：

能夠提供多達(dá)68416個邏輯單元和1.1Mb的嵌入式處理器，并能夠提供最多150個18×18比特乘法器，因此，該系列器件能夠?qū)崿F(xiàn)復(fù)雜的邏輯應(yīng)用；提供高級外部存儲器接口支持，允許開發(fā)人員集成外部單倍數(shù)據(jù)速率（SDR）、雙倍數(shù)據(jù)速率（DDR、DDR2、SDRAM）器件以及第二代四倍數(shù)據(jù)速率（QDRⅡ、SRAM）器件，數(shù)據(jù)速率最高可達(dá)668Mbps；

支持各種單端I/O標(biāo)準(zhǔn)，如當(dāng)前系統(tǒng)中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和PCI-X標(biāo)準(zhǔn)；支持串行總線和網(wǎng)絡(luò)接口（如PCI和PCI-X），快速訪問外部存儲器件，同時還支持大量通訊協(xié)議，包括以太網(wǎng)協(xié)議和通用接口；支持最多達(dá)四個可編程鎖相環(huán)（PLL）和最多16個全局時鐘線，提供強(qiáng)大的時鐘管理和頻率合成能力，使系統(tǒng)性能最大化，這些PLL提供的高級特性包括頻率合成、可編程占空比、外部時鐘輸出、可編程帶寬、輸入時鐘擴(kuò)頻、鎖定探測以及支持差分輸入輸出時鐘信號；支持驅(qū)動阻抗匹配和片內(nèi)串行終端匹配，片內(nèi)匹配消除了對外部電阻的需求，提高了信號完整性，簡化電路板設(shè)計，CycloneIIFPGA通過外部電阻還可支持并行匹配和差分匹配。3.StratixⅡ系列FPGA器件

StratixⅡ系列FPGA器件適合于高性能、容量大等各種高端產(chǎn)品設(shè)計應(yīng)用。該系列器件采用TSMC90nm低絕緣工藝技術(shù)，在300mm晶圓片上制造的，具有152個接收機(jī)和156個發(fā)送機(jī)通道，支持高達(dá)1Gbps數(shù)據(jù)傳送速率的源同步信號；具有嵌入DPA電路，消除了使用源同步信號技術(shù)長距離傳送信號時由偏移引發(fā)的相位對齊問題從而簡化了印刷電路板（PCB）布局；支持高達(dá)1Gbps的高速差分I/O信號、多種高速接口標(biāo)準(zhǔn)（SPI-4.2、SFI-4、10G以太網(wǎng)XSBI、HyperTransport、RapidIO?、NPSI以及UTOPIAIV）。2.4.2Xilinx系列產(chǎn)品Xilinx在1985年首次推出了FPGA，隨后不斷推出新的集成度更高、速度更快、價格更低、功耗更小的FPGA器件系列，同時也推出了具有獨特特點的CPLD器件系列。

Xilinx的可編程器器件產(chǎn)品有多個系列，主要是分成兩類，屬于CPLD器件系列分別是X2000系列、XC3000系列、XC4000系列、XC5200系列、XC9500系列、XC9500XV系列、XC9500XL系列以及CoolRunner系列等；屬于FPGA系列器件分別是Spartan/XL系列、Spartan-Ⅱ系列、Spartan-ⅡE系列、Spartan-3系列、Spartan-3E系列、Virtex系列、Virtex-E系列、Virtex-EEM系列、Virtex-Ⅱ系列、Virtex-ⅡPro系列、Virtex-4系列以及最新系列Virtex-5系列等等。

目前，Xilinx主流的CPLD產(chǎn)品主要是XC9500系列，而Xilinx主流的FPGA產(chǎn)品主要是Virtex-4系列。1.XC9500系列CPLD器件XC9500系列CPLD器件主要應(yīng)用于網(wǎng)絡(luò)、通信和汽車應(yīng)用電子等電子產(chǎn)品中。該系列器件采用了功耗低、處理速度快的快速閃存技術(shù)（FastFlash），具有在系統(tǒng)可編程的能力；同時該系列器件支持PCI總線規(guī)范和JTAG邊界掃描測試功能，并且該系列器件提供了36~288個宏單元、800~6400個可用門的集成密度，并具有并具有多種封裝選項和I/O性能，能夠很容易地實現(xiàn)不同密度器件間的移植。XC9500系列CPLD器件又分為XC9500系列、XC9500XL系列和XC9500XV系列三種系列，其主要特性如下：1）XC9500系列器件的特性是：引腳至引腳延時為5s；內(nèi)部系統(tǒng)工作頻率可達(dá)125MHz；多種電壓的I/O接口，可支持的電壓為5.0v/3.3v；在線編程(ISP)工作電壓是5.0v。2）XC9500XL系列器件的特性是：引腳至引腳延時為4s；內(nèi)部系統(tǒng)工作頻率可達(dá)208MHz；多種電壓的I/O接口，可支持的電壓為5.0v/3.3v/2.5v；在線編程(ISP)工作電壓是3.3v。3）XC9500XV系列器件的特性是：引腳至引腳延時為3.5s；內(nèi)部系統(tǒng)工作頻率可達(dá)200MHz；多種電壓的I/O接口，可支持的電壓為3.3v/2.5v/1.8v；在線編程(ISP)工作電壓是2.5v。2.Virtex-4系列FPGA器件Virtex-4系列是Xilinx新一代高端FPGA器件，該系列器件采用了90nm工藝制造，可提供高達(dá)20萬邏輯單元集成密度和高達(dá)500MHz的系統(tǒng)時鐘控制。

整個系列分為三個面向特定應(yīng)用領(lǐng)域而優(yōu)化的FPGA平臺架構(gòu)，分別是Virtex-4LX系列、Virtex-4SX和Virtex-4FX系列。

1）Virtex-4LX系列：該系列器件主要是應(yīng)用于高性能邏輯解決方案。該系列器件內(nèi)部包含有先進(jìn)數(shù)字時鐘管理器DCM、相位匹配時鐘分頻器PMCD、片上差分時鐘網(wǎng)絡(luò)、帶有集成FIFO控制邏輯的500MHzSmartRAM技術(shù)、每個I/O都有集成ChipSync源同步技術(shù)的1GbpsI/O和XtremeDSP邏輯模塊等。2）Virtex-4SX系列：該系列器件主要是應(yīng)用于高性能數(shù)字信號處理（DSP）解決方案。該系列器件內(nèi)部不但集成Virtex-4LX系列器件的各種功能外，還集成了更多SmartRAM存儲器塊和512個XtremeDSP邏輯模塊。在高達(dá)500MHz時鐘速率下，可提供高達(dá)256GigaMACs/s的DSP總帶寬，然功耗僅為57μW/MHz。3）Virtex-4FX系列：該系列器件主要是應(yīng)用于高性能全功能嵌入式平臺解決方案。該系列器件內(nèi)部不僅集成Virtex-4LX系列器件的各種功能外，還嵌入了兩個32位RISCPowerPC處理器和四個集成的10M/100M/1000MEthernetMAC內(nèi)核，從而實現(xiàn)高性能嵌入式處理應(yīng)用。同時該系列器件還包括有24個業(yè)界領(lǐng)先的RocketIO高速串行收發(fā)器，該RocketIO收發(fā)器支持所有的主要的高速串行傳輸數(shù)據(jù)速率。2.4.3Lattice系列產(chǎn)品Lattice是最早推出基于EECMOS技術(shù)的高密度可編程器件的公司。20世紀(jì)90年代，Lattice首先發(fā)明了ISP（In-System-Programmablity）下載方式，并將ISP技術(shù)和EECMOS技術(shù)相結(jié)合，從而實現(xiàn)了可編程用戶能夠在無需從系統(tǒng)板上拔下芯片會從系統(tǒng)中取出電路板的的情況下，通過改變芯片的邏輯內(nèi)容即可改變整個電子系統(tǒng)的功能，該技術(shù)極大促進(jìn)CPLD的應(yīng)用領(lǐng)域。Lattice的可編程器器件產(chǎn)品有多個系列，主要是分成兩類，屬于CPLD器件系列主要有ispLSI、ispMACH、MACHXO等系列；屬于FPGA器件系列主要有LatticeEC＆ECP、LatticeECP2、LatticeECP2M、LatticeXP等系列。目前，Lattice主流的CPLD產(chǎn)品主要是ispMACH4000系列和MACHXO系列，而Lattice主流的FPGA產(chǎn)品主要是LatticeEC＆ECP系列。1.ispLSI系列CPLD器件

ispLSI系列CPLD器件Lattice公司的最早推出的大規(guī)?？删幊踢壿嬈骷?，該系列器件主要分成四個子系列：ispLSI1000系列、ispLSI2000系列、ispLSI3000系列和ispLSI6000系列，他們基本結(jié)構(gòu)和功能相似，但每種系列產(chǎn)品應(yīng)用場合不同。

1）ispLSI1000系列：該系列是最基本的可編程器件，其集成度在2000~8000門之間；引腳到引腳（pintopin）延遲時間在7.5ns~15ns之間；系統(tǒng)工作頻率范圍是80MHz~125MHz。ispLSI1000系列器件可以在高速率下完成控制、LANS、譯碼和總線管理等。2）ispLSI2