(2.5.1)-2-5-FPGA與CPLD的編程與配置

EDA技術與應用5FPGA/CPLD的編程與配置在系統(tǒng)編程技術CPLD編程FPGA配置總結在系統(tǒng)編程ISP：指電路板上的空白器件可以編程寫入最終用戶代碼，而不需要從電路板上取下器件，已經(jīng)編程的器件也可以用ISP方式擦除或再編程。FPGA/CPLD的編程與配置一、在系統(tǒng)編程ISP（In-SystemProgramming）優(yōu)點：使硬件隨時能夠改變組態(tài)。編程（Program）：CPLD的在系統(tǒng)下載。配置（Configure）：FPGA的在系統(tǒng)下載。FPGA/CPLD的編程與配置1、CPLD編程過程:

通過編程電纜將*．pof(ProgrammerObjectFile)編程文件裝載到CPLD芯片中。二、CPLD編程

引腳12345678910JTAG模式TCKGNDTDOVCCTMS---TDIGND10芯接口亦稱為JTAG口，引腳信號如下：JTAG口與CPLD的連接關系FPGA/CPLD的編程與配置2、JTAG接口JTAG（JointTestActionGroup；聯(lián)合測試工作組）是一種國際標準測試協(xié)議，目前主要用于芯片內部測試和在系統(tǒng)編程。標準JTAG接口：TCK——時鐘輸入；TDI——數(shù)據(jù)輸入；TDO——數(shù)據(jù)輸出；TMS——測試模式選擇?？蛇x引腳TRST——測試復位，輸入引腳，低電平有效。JTAG內部有一個狀態(tài)機，稱為TAP控制器。三、FPGA配置FPGA采用SRAM工藝，配置在掉電后丟失，因此，有多種配置模式。模式選擇引腳：FPGA上的MSEL。1、JTAG模式使用JTAG將SRAM配置文件（.sof）配置到FPGA芯片中。FPGA/CPLD的編程與配置JTAG在線配置FPGA原理圖常用有如下三種模式：JTAG模式。AS（activeserial，主動串行）模式。PS（passiveserial，被動串行）模式。在FPGA芯片外部放置EPCS等配置芯片，存儲設計好的電路固件。每次上電，F(xiàn)PGA主動讀取配置芯片中的固件，并配置到FPGA芯片的每一個SRAM中去。2、AS（activeserial，主動串行）模式FPGA/CPLD的編程與配置利用JTAG將配置文件下載配置芯片配置器件與FPGA的接口：串行時鐘輸入（DCLK）AS控制信號輸入（ASDI）片選信號（nCS）串行數(shù)據(jù)輸出（DATA）2、AS（activeserial，主動串行）模式FPGA/CPLD的編程與配置該模式適用于不需要經(jīng)常升級的場合FPGA被動的等待配置起始信號，然后接受配置文件，完成配置。即每次在FPGA上電時，由外部器件完成FPGA的配置。3、PS（passiveserial，被動串行）模式FPGA/CPLD的編程與配置PS模式配置時序圖DCLK：配置時鐘；DATA0：配置數(shù)據(jù)；nCONFIG：配置命令；nSTATUS：狀態(tài)信號；CONF_DONE：配置完成指示。3、PS（passiveserial，被動串行）模式FPGA/CPLD的編程與配置該模式可以實現(xiàn)對FPGA在線可編程，升級方便。用單片機進行配置PPT模板下載：/moban/行業(yè)PPT模板：/hangye/節(jié)日PPT模板：/jieri/PPT素材下載：/sucai/PPT背景圖片：/beijing/PPT圖表下載：/tubiao/優(yōu)秀PPT下載：/xiazai/PPT教程：/powerpoint/Word教程：/word/Excel教程：/excel/資料下載：/ziliao/PPT課件下載：/kejian/