課程設(shè)計(jì)報(bào)告16選1選擇器-數(shù)字邏輯課程設(shè)計(jì)

課程設(shè)計(jì)報(bào)告課程名稱數(shù)字邏輯課程設(shè)計(jì)課題任務(wù)一16選1選擇器設(shè)計(jì)課題任務(wù)二JK觸發(fā)器的設(shè)計(jì)專業(yè)網(wǎng)絡(luò)工程班級1102學(xué)號21姓名張宏磊指導(dǎo)教師劉洞波陳華光陳多2012年

課程設(shè)計(jì)任務(wù)書課程名稱數(shù)字邏輯課程設(shè)計(jì)課題任務(wù)一16選1選擇器設(shè)計(jì)課題任務(wù)二JK觸發(fā)器的設(shè)計(jì)專業(yè)班級網(wǎng)絡(luò)工程學(xué)生姓名1102學(xué)號21指導(dǎo)老師劉洞波鄧作杰陳多審批任務(wù)書下達(dá)日期：2012年12月27日任務(wù)完成日期：2013年01月11日目錄一、16選1選擇器的功能...................................1．函數(shù)真值表.............................................2．函數(shù)電路圖.............................................3．函數(shù)表達(dá)式.............................................二、詳細(xì)設(shè)計(jì)..............................................1．創(chuàng)建項(xiàng)目................................................2．VHDL文本設(shè)計(jì)語言輸入...................................3．編譯功能界面............................................4．編譯成功................................................5.打開波形編輯器窗口.......................................6.對應(yīng)結(jié)點(diǎn)查找..............................................7.綜合編譯形成網(wǎng)表..........................................三、程序功能調(diào)試............................................1．進(jìn)入波形仿真功能.........................................2．給定輸入信號.............................................3．進(jìn)行時(shí)序仿真.............................................4．生成波形圖...............................................四、心得體會...............................................------------------------------------------------------------------一、JK觸發(fā)器的主要功能....................................1．特性方程................................................2．真植表..................................................3．函數(shù)邏輯電路圖..........................................二、詳細(xì)設(shè)計(jì).................................................1．創(chuàng)建項(xiàng)目..........................................2．輸入文本語言程序進(jìn)行編譯.................................3．編譯成功，選擇波形編輯器功能.............................4．進(jìn)行仿真設(shè)置.............................................5．查找對應(yīng)結(jié)點(diǎn)............................................6．形成綜合后網(wǎng)表...........................................三、程序功能調(diào)試............................................1．給定輸入.................................................2．進(jìn)入波形仿真.............................................3．形成仿真波形.............................................四、心得體會................................................五、附錄...................................................1．16選1選擇器設(shè)計(jì)源代碼..................................JK觸發(fā)器設(shè)計(jì)源代碼......................................參考書目................................................4．課程設(shè)計(jì)評分表..........................................一、16選1選擇器的主要功能數(shù)據(jù)選擇器是常用的組合邏輯部件之一。它由組合邏輯電路對數(shù)字信號進(jìn)行控制來完成比較復(fù)雜的邏輯功能。它有若干個(gè)數(shù)據(jù)輸入端D0、D1、....，若干個(gè)控制輸入端A0、A1，......和一個(gè)輸出端Y0。數(shù)據(jù)選擇是指經(jīng)過選擇，把多個(gè)通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去。它的功能相當(dāng)于一個(gè)多個(gè)輸入的單刀多擲開關(guān).因此數(shù)據(jù)選擇器又稱多路轉(zhuǎn)換器或多路開關(guān)。數(shù)據(jù)選擇器(MUX)的邏輯功能是在控制輸入端加上適當(dāng)?shù)男盘?，既可從多個(gè)輸入數(shù)據(jù)源中講所需的數(shù)據(jù)信號選擇出來，送到輸出端。函數(shù)真值表輸入輸出ABCDE0000000100100011010001010110011110001001101011001011110111101111說明：A,B,C,D為輸入地址；E為輸出端函數(shù)電路圖3.函數(shù)表達(dá)式E=+++++二、詳細(xì)設(shè)計(jì)1.工程管理,進(jìn)入quartus||界面，創(chuàng)建項(xiàng)目2.VHDL文本語言設(shè)計(jì)輸入3.編譯功能界面4.編譯成功5.打開波形編輯器窗口6.對應(yīng)結(jié)點(diǎn)查找7.綜合編譯，形成綜合編譯后網(wǎng)表三、程序功能調(diào)試1.進(jìn)入波形仿真功能2.給定輸入信號進(jìn)行時(shí)序仿真4.形成波形圖四、心得體會總結(jié)短短一周的EDA課程設(shè)計(jì)已經(jīng)接近尾聲了，從得知課設(shè)題目，查閱資料，到研究出總體設(shè)計(jì)，詳細(xì)設(shè)計(jì)，然后編寫程序，再到最后的上機(jī)調(diào)試，修改程序，完善程序，收獲頗多。16選1選擇器的設(shè)計(jì)已全部完成，能夠完成預(yù)期的功能，在本課題的設(shè)計(jì)中體現(xiàn)了VHDL覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言及PLD器件速度快，使用方便，便于修改等特點(diǎn)。由于時(shí)間有限和經(jīng)驗(yàn)是平的欠缺，不足之處還望老師予以指正。在這一周里我們再次熟悉和增強(qiáng)了對VHDL語言的基本知識，熟悉利用VHDL語言對常用的的組合邏輯電路和時(shí)序邏輯電路編程，把編程和實(shí)際結(jié)合起來。VHDL硬件描述語言打破了硬件和軟件設(shè)計(jì)人員之間互不干涉的界限，可以使用語言的形式來進(jìn)行數(shù)字系統(tǒng)的硬件結(jié)構(gòu)、行為的描述，直接設(shè)計(jì)數(shù)字電路硬件系統(tǒng)。通過編程、下載后，該芯片已經(jīng)具備了原來需要使用復(fù)雜的數(shù)字電路實(shí)現(xiàn)的功能；更加了解和加深了對編制和調(diào)試程序的技巧，進(jìn)一步提高了上機(jī)動手能力，培養(yǎng)了使用設(shè)計(jì)綜合電路的能力，養(yǎng)成了提供文檔資料的習(xí)慣和規(guī)范編程的思想。本次的課程設(shè)計(jì)將各個(gè)單一的模塊實(shí)現(xiàn)其功能后，學(xué)會通過原理圖或頂層文件把各模塊連接。課設(shè)注重的不僅是把理論知識鞏固，而且應(yīng)把理論和實(shí)際相結(jié)合，把知識應(yīng)用到生活中。課設(shè)時(shí)間不長，要在短時(shí)間內(nèi)完成絕非個(gè)人力量能達(dá)到的，要學(xué)會集眾人之精華，還要善于利用已有的工具為己服務(wù)，開拓思維。課設(shè)讓我們認(rèn)識到所學(xué)本科知識的真正實(shí)用性，只是這門課開始研究的第一步。

一、JK觸發(fā)器的主要功能JK觸發(fā)器是數(shù)字電路觸發(fā)器中的一種電路單元。JK觸發(fā)器具有置0、置1、保持和翻轉(zhuǎn)功能，在各類集成觸發(fā)器中，JK觸發(fā)器的功能最為齊全。在實(shí)際應(yīng)用中，它不僅有很強(qiáng)的通用性，而且能靈活地轉(zhuǎn)換其他類型的觸發(fā)器。由JK觸發(fā)器可以構(gòu)成D觸發(fā)器和T觸發(fā)器。特性方程2.真值表CPJK0xx000xx1110000100111010010110110011101111101111103.邏輯電路圖二、詳細(xì)設(shè)計(jì)1.新建工程管理輸入文本語言程序進(jìn)行編譯3.編譯成功，選擇波形編輯器功能4.對應(yīng)結(jié)點(diǎn)5.形成綜合編譯后網(wǎng)表三、進(jìn)行程序仿真調(diào)試1.給定輸入信號2.波形仿真測試成功生成波形圖四、心得體會總結(jié)成了16選1選擇器的電路設(shè)計(jì)之后，便開始了JK觸發(fā)器的課題設(shè)計(jì)，因?yàn)榍耙粋€(gè)課設(shè)的完成，使我對于QUARTUS軟件的使用有了一定的了解，所以在這個(gè)實(shí)驗(yàn)設(shè)計(jì)的時(shí)候也輕松了很多。在完成JK觸發(fā)器的課設(shè)時(shí)，我只要參看書本上的JK觸發(fā)器的設(shè)計(jì)思路完成源代碼的編寫即可，然后就是上機(jī)測試編寫的程序，結(jié)果在測試時(shí)，出現(xiàn)了錯(cuò)誤，但是在老師和同學(xué)的幫助下，我終于解決了它，然后編譯、仿真。雖然第二個(gè)課設(shè)沒有花費(fèi)很多的時(shí)間，但是我還是發(fā)現(xiàn)，在實(shí)際設(shè)計(jì)中，僅僅擁有書本上的理論性知識是遠(yuǎn)遠(yuǎn)不夠的，還要把知識與實(shí)際操作相結(jié)合，才能更加了解這門課程的精奧之處。課程設(shè)計(jì)結(jié)束了，但是從中學(xué)到的知識會讓我受益終身。發(fā)現(xiàn)、提出、分析、解決問題和實(shí)踐能力的提高都會受益于我在以后的學(xué)習(xí)、工作和生活中。在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固。本次實(shí)驗(yàn)我對一些基本操作有了更好的掌握，對于數(shù)字邏輯電路的設(shè)計(jì)也有了更深刻的理解。本次實(shí)驗(yàn)老師都是要求獨(dú)立完成。在這一點(diǎn)上很好的鍛煉了我們的獨(dú)立完成設(shè)計(jì)的能力。這是一次有意義實(shí)驗(yàn)。實(shí)驗(yàn)過程中我們遇到了很多困難然后再自己的努力下克服困難，讓我們體會到的不僅是實(shí)驗(yàn)課程設(shè)計(jì)的樂趣，更讓我們學(xué)會了怎樣面對困難。我想自己在計(jì)算機(jī)方面的知識還遠(yuǎn)遠(yuǎn)不夠，在今后的學(xué)習(xí)和生活中我會更加努力的不斷學(xué)習(xí)吸取新的知識，注重知識和實(shí)踐的結(jié)合。最后，我們衷心的感謝課設(shè)期間一直指導(dǎo)和陪伴著我們的老師。五、附錄1.16選1選擇器源代碼：libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

--*****************************************

entitylesson8is

port(a:instd_logic_vector(15downto0);

sw:instd_logic_vector(3downto0);

ena:instd_logic;

y:outstd_logic);

endlesson8;

--******************************************

architectureoneoflesson8is

begin

process(ena,sw)

begin

ifena='1'then

caseswis

when"0000"=>y<=a(0);

when"0001"=>y<=a(1);

when"0010"=>y<=a(2);

when"0011"=>y<=a(3);

when"0100"=>y<=a(4);

when"0101"=>y<=a(5);

when"0110"=>y<=a(6);

when"0111"=>y<=a(7);

when"1000"=>y<=a(8);

when"1001"=>y<=a(9);

when"1010"=>y<=a(10);

when"1011"=>y<=a(11);

when"1100"=>y<=a(12);

when"1101"=>y<=a(13);

when"1110"=>y<=a(14);

when"1111"=>y<=a(15);

whenothers=>y<='X';

endcase;

endif;

endprocess;

endarchitectureone;

2.JK觸發(fā)器源代碼：libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;entityjkis

port(

j,k:instd_logic;

reset,clr:instd_logic;

clk:instd_logic;

Q,QN:outstd_logic);

endjk;

architecturebehaveofjkis

signalQ1,Q2:std_logic;

begin

process(reset,clr,clk,j,k)

begin

if(reset='0')then

Q1<='1';

Q2<='0';

elsif(clr='0')then

Q1<='0';

Q2<='1';

elsif(clk'eventandclk='1')then

if(j='0'andk='0')then

Q1<=Q1;Q2<=Q2;

elsif(j='0'andk='1')then

Q1<='0';Q2<='1';

elsif(j='1'andk='0')then

Q1<='1';Q2<='0';

elsif(j='1'andk='1')then

Q1<=notQ1;Q2<=notQ2;

endif;

endif;

endprocess;

Q<=Q1;QN<=Q2;

endbehave;參考書目1

EDA技術(shù)與VHDL程序開發(fā)基礎(chǔ)教程雷伏容,李俊,尹霞

清華大學(xué)出版社

978-7-302-22416-7

2010

TP312VH/362

VHDL電路設(shè)計(jì)技術(shù)王道憲賀名臣劉偉

國防工業(yè)出版社

7-118-03352-9

2004

TN702/623

VHDL實(shí)用技術(shù)潘松,王國棟

7-81065

7-81065-290-7

2000

TP312VH/14

VHDL語言100例詳解北京理工大學(xué)ASIC研究所

7-900625

7-900625-02-X

1999

TP312VH/35

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