《半導(dǎo)體集成電路》期末考試試題庫

第一部分考試試題

第0章緒論

1?什么叫半導(dǎo)體集成電路？

2.按照半導(dǎo)體集成電路的集成度來分，分為哪些類型，請同時寫出它

們對應(yīng)的英文縮寫？

3.按照器件類型分，半導(dǎo)體集成電路分為哪幾類？

4.按電路功能或信號類型分，半導(dǎo)體集成電路分為哪幾類？

5?什么是特征尺寸？它對集成電路工藝有何影響？

6.名詞解釋：集成度、wafersize、diesize、摩爾定律？

第1章集成電路的基本制造工藝

1.四層三結(jié)的結(jié)構(gòu)的雙極型晶體管中隱埋層的作用？

2.在制作晶體管的時候，襯底材料電阻率的選取對器件有何影響？。

3.簡單敘述一下pn結(jié)隔離的NPN晶體管的光刻步驟？

4.簡述硅柵p阱CMO的光刻步驟？

5.以p阱CMO工藝為基礎(chǔ)的BiCMOS勺有哪些不足？

6.以N阱CMO工藝為基礎(chǔ)的BiCMOS勺有哪些優(yōu)缺點？并請?zhí)岢龈倪M(jìn)

方法。7.請畫出NPN晶體管的版圖，并且標(biāo)注各層摻雜區(qū)域類型。

8.請畫出CMO反相器的版圖，并標(biāo)注各層摻雜類型和輸入輸出端子。

第2章集成電路中的晶體管及其寄生效應(yīng)

1.簡述集成雙極晶體管的有源寄生效應(yīng)在其各工作區(qū)能否忽略？。

2.什么是集成雙極晶體管的無源寄生效應(yīng)？

1

3.什么是MOS晶體管的有源寄生效應(yīng)？

4.什么是MOS晶體管的閂鎖效應(yīng)，其對晶體管有什么影響？

5.消除“Latch-up”效應(yīng)的方法？

6.如何解決MOS器件的場區(qū)寄生MOSFE效應(yīng)？

7.如何解決MOS器件中的寄生雙極晶體管效應(yīng)？

第3章集成電路中的無源元件

1.雙極性集成電路中最常用的電阻器和MOS集成電路中常用的電阻

都有哪些？2.集成電路中常用的電容有哪些。

3.為什么基區(qū)薄層電阻需要修正。

4.為什么新的工藝中要用銅布線取代鋁布線。

5.運用基區(qū)擴(kuò)散電阻，設(shè)計一個方塊電阻200歐，阻值為1K的電阻，已

知耗散功率為20W/Cm2，該電阻上的壓降為5V,設(shè)計此電阻。

第4章TTL電路1.名詞解釋

電壓傳輸特性開門/關(guān)門電平邏輯擺幅過渡區(qū)寬度輸入短路電流輸入

漏電流

靜態(tài)功耗瞬態(tài)延遲時間瞬態(tài)存儲時間瞬態(tài)上升時間瞬

態(tài)下降時間瞬時導(dǎo)通時間

2.分析四管標(biāo)準(zhǔn)TTL與非門（穩(wěn)態(tài)時）各管的工作狀態(tài)？

3.在四管標(biāo)準(zhǔn)與非門中，那個管子會對瞬態(tài)特性影響最大，并分析原因以

及帶來那些困難。

4.兩管與非門有哪些缺點，四管及五管與非門的結(jié)構(gòu)相對于兩管與非門在

那些地方做了改善，并分析改善部分是如何工作的。四管和五管與非門對靜

2

態(tài)和動態(tài)有那些方面的改進(jìn)。

5.相對于五管與非門六管與非門的結(jié)構(gòu)在那些部分作了改善，分析

改進(jìn)部分是如何工作的。

6.畫出四管和六管單元與非門傳輸特性曲線。并說明為什么有源泄放回路

改善了傳輸特性的矩形性。

7.四管與非門中，如果高電平過低，低電平過高，分析其原因，如與改善

方法，請說出你的想法。8.為什么TTL與非門不能直接并聯(lián)？

9.OC門在結(jié)構(gòu)上作了什么改進(jìn)，它為什么不會出現(xiàn)TTL與非門并聯(lián)的問

題。第5章MOS反相器

1.請給出NMO晶體管的閾值電壓公式，并解釋各項的物理含義及其對

閾值大小的影響（即各項在不同情況下是提高閾值還是降低閾值）。

2.什么是器件的亞閾值特性，對器件有什么影響？

3.MOS晶體管的短溝道效應(yīng)是指什么，其對晶體管有什么影響？

4.請以PMO晶體管為例解釋什么是襯偏效應(yīng)，并解釋其對PMO晶

體管閾值電壓和漏源電流的影響。

5.什么是溝道長度調(diào)制效應(yīng)，對器件有什么影響？

6.為什么MOS晶體管會存在飽和區(qū)和非飽和區(qū)之分（不考慮溝道調(diào)制效

應(yīng)）？

7.請畫出晶體管的I特性曲線，指出飽和區(qū)和非飽和區(qū)的工作條

D-VDS

件及各自的電流方程（忽略溝道長度調(diào)制效應(yīng)和短溝道效應(yīng)）。

8.給出E/R反相器的電路結(jié)構(gòu)，分析其工作原理及傳輸特性，并計算VTC

曲線上的臨界電壓值。

3

9.考慮下面的反相器設(shè)計問題：給定V=5VK'=30uA/V，V=1V

DDTo

設(shè)計一個V=0.2V的電阻負(fù)載反相器電路，并確定滿足V條件時

OOL

的晶體管的寬長比（W/L）和負(fù)載電阻R的阻值。

10.考慮一個電阻負(fù)載反相器電路：V=5VK'=20A/V2，V=0.8V,

DCNUTo

R=200KQ,W/L=2計算VTC曲線上的臨界電壓值（、VV、V）及

tWLOHLH

電路的噪聲容限，并評價該直流反相器的設(shè)計質(zhì)量。

11.設(shè)計一個V=0.6V的電阻負(fù)載反相器，增強(qiáng)型驅(qū)動晶體管V=1V

OLTO

V=5V1）求V和V2）求噪聲容限V和V

DLHNMNMH

12.采用MOSFE作為nMO反相器的負(fù)載器件有哪些優(yōu)點？

13.增強(qiáng)型負(fù)載nMO反相器有哪兩種電路結(jié)構(gòu)？簡述其優(yōu)缺點。

14.以飽和增強(qiáng)型負(fù)載反相器為例分析E/E反相器的工作原理及傳輸特

性。15試比較將nMOSE/E反相器的負(fù)載管改為耗盡型nMOSFET后，

傳輸特性有哪些改善？16.耗盡型負(fù)載nMO反相器相比于增強(qiáng)型負(fù)載

nMO反相器有哪些好處？

17有一nMOSE/D反相器，若V=2VV=-2V,K/K=25,V=2V

TETDNENDD

求此反相器的高、低輸出邏輯電平是多少？

18.什么是CMO電路？簡述CMO反相器的工作原理及特點。

19.根據(jù)CMO反相器的傳輸特性曲線計算V和V。

LH

20.求解CMO反相器的邏輯閾值，并說明它與哪些因素有關(guān)？

21.為什么的PMO尺寸通常比NMO的尺寸大？

22.考慮一個具有如下參數(shù)的CMO反相器電路：

V=3.3VV=0.6VV=-0.7VK=200A/V2K=80A/V

TNTPNUPU

計算電路的噪聲容限。

4

23.采用0.35um工藝的CMO反相器，相關(guān)參數(shù)如下：V=3.3V

DD

NMQSV=0.6V卩C=60A/V2(W/L)=8

TNNOXUN

PMOSV=-0.7V□C=25uA/V2(W/L)=12

TPpOxP

求電路的噪聲容限及邏輯閾值。

24.設(shè)計一個CMO反相器，

NMOSV=0.6V卩C=60A/V

TNNOXU

PMOSV=-0.7V□C25A/V

TPPOX=U

電源電壓為,

3.3VLN=LP=0.8um

1)求V/F1.4V時的WW。

2)此CMO反相器制作工藝允許V、V的值在標(biāo)稱值有正負(fù)15%勺變

TNTP

化，假定其他參數(shù)仍為標(biāo)稱值，求V的上下限。

M

25.舉例說明什么是有比反相器和無比反相器。

26.以CMO反相器為例，說明什么是靜態(tài)功耗和動態(tài)功耗。

在圖中標(biāo)注出上升時間、下降時間、導(dǎo)通延遲時間、截止延遲時

27.trtf

間，給出延遲時間的定義。若希望，求。

tpdtr=tfWW

Vin

5

Vout

6

第6章CMOS靜態(tài)邏輯門

1.畫出F=AB的CMO組合邏輯門電路。

2.用CMO組合邏輯實現(xiàn)全加器電路。

3.計算圖示或非門的驅(qū)動能力。為保證最壞工作條件下，各邏輯門的驅(qū)

動能力與標(biāo)準(zhǔn)反相器的特性相同，N管與P管的尺寸應(yīng)如何選??？

4.畫出F=的CMO組合邏輯門電路，并計算該復(fù)合邏輯門的驅(qū)

AB+CD

動能力。5.簡述CMO靜態(tài)邏輯門功耗的構(gòu)成。

6.降低電路的功耗有哪些方法？

7.比較當(dāng)FO=1時，下列兩種8輸入的ANDT,那種組合邏輯速度更

快？

第7章傳輸門邏輯一、填空

1.寫出傳輸門電路主要的三種類型和他們的缺點:

(1)__________，缺點：___________;

(2)_________，缺點：___________；

3/102

7

(3)_________，缺點：___________。

2.傳輸門邏輯電路的振幅會由于__________減小，信號的________也

較復(fù)雜，在多段接續(xù)時，一般要插入_________。

3.一般的說，傳輸門邏輯電路適合________邏輯的電路。比如常用

的______和_______。二、解答題

1.分析下面?zhèn)鬏旈T電路的邏輯功能，并說明方塊標(biāo)明的MOS管的作

A

2根據(jù)下面的電路回答問題:

LJ-B

分析電路，說明電路的B區(qū)域完成的是什么功能，設(shè)計該部分電路

是為了解決NMO傳輸門電路的什么問題？

，

3.假定反向器在理想的VDJ2時轉(zhuǎn)換忽略溝道長度調(diào)制和寄生效

8

應(yīng)，根據(jù)下面的傳輸門電路原理圖回答問題。

饕輸晶體管網(wǎng)客V

|-------------1~FDD

iH

iE

Jh

%4

f]_*i

1

J1n

1

J

(1)電路的功能是什么?

(2)說明電路的靜態(tài)功耗是否為零，并解釋原因。

4.分析比較下面2種電路結(jié)構(gòu)，

說明

2所示電路的相同點和不同點。

5.根據(jù)下面的電路回答問題。

丄B

A-rnOUT

已知電路B點的輸入電壓為2.5V,C點的輸入電壓為0V。當(dāng)A點的輸

入電壓如圖a時，畫出X點和OUT點的波形，并以此說明NMO和PMO

傳輸門的特點。

9

A點的輸入波形

6.寫出邏輯表達(dá)式C=AB的真值表，并根據(jù)真值表畫出基于傳輸門的

電路原理圖。

7.相同的電路結(jié)構(gòu)，輸入信號不同時，構(gòu)成不同的邏輯功能。以下電

路在不同的輸入下可以完成不同的邏輯功能，寫出它們的真值表，判

斷實現(xiàn)的邏輯功能。

圖1圖2

8.分析下面的電路，根據(jù)真值表，判斷電路實現(xiàn)的邏輯功能

10

第8章動態(tài)邏輯電路一、填空

1對于一般的動態(tài)邏輯電路，邏輯部分由輸出低電平的___________網(wǎng)

組成，輸出信號與電源之間插入了柵控制極為時鐘信號的,

邏輯網(wǎng)與地之間插入了柵控制極為時鐘信號的_________。

2.____________________________對于一個級聯(lián)的多米諾邏輯電路，

在評估階段：對PDN網(wǎng)只允許有跳變，對PUN網(wǎng)只允許有跳變，

PDN與PDN相連或PUN與

PUN相連時中間應(yīng)接入________。二、解答題

1.分析電路，已知靜態(tài)反向器的預(yù)充電時間，賦值時間和傳輸延遲

都為T/2。

說明當(dāng)輸入產(chǎn)生一個0->1轉(zhuǎn)換時會發(fā)生什么問題？當(dāng)1->0轉(zhuǎn)換時會如

何？如果這樣，描述會發(fā)生什么并在電路的某處插入一個反向器修正這

個問題。

_』

rvPuTIdnwit

2.從邏輯功能，電路規(guī)模，速度3方面分析下面2電路的相同點和不同點。

從而說明CMO動態(tài)組合邏輯電路的特點。

11

T

圖A

3.分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏

輯電路的不同，說明其特點。

4.分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏

輯電路的不同，分析它的工作原理。

B—

CLKTR%]—CLK

AHE*

B-|r^叮

CLK—I

5.簡述動態(tài)組合邏輯電路中存在的常見的三種問題，以及他們產(chǎn)生的

原因和解決的方法。

ii

6.分析下列電路的工作原理，畫出輸出端OUT勺波形

13

*

OUT

0

7.結(jié)合下面電路，說明動態(tài)組合邏輯電路的工作原理

第9章觸發(fā)器

1.用圖說明如何給SR鎖存器加時鐘控制

2.用圖說明如何把SR鎖存器連接成D鎖存器，并且給出所畫D鎖

14

存器的真值表

3.畫出用與非門表示的SR觸發(fā)器的M0管級電路圖

4.畫出用或非門表示的SR觸發(fā)器的MOST級電路圖

實現(xiàn)

5?仔細(xì)觀察下面RS觸發(fā)器的版圖，判斷它是或非門實現(xiàn)還是與非門

6?仔細(xì)觀察下面RS觸發(fā)器的版圖，判斷它是或非門實現(xiàn)還是與非門

15

7.下圖給出的是一個最簡單的動態(tài)鎖存器，判斷它是否有閾值損失

現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩

種方案的優(yōu)缺點，若沒有，寫出真值表

丄CLK

8.下圖給出的是一個最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)

象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種

16

方案的優(yōu)缺點，若沒有，寫出真值表

CLK

CLK

9.下圖給出的是一個最簡單的動

態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種

類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點，若沒有，寫出

真值表。

9.解釋下面的電路的工作過程畫出真值表。（提示注意圖中的兩個反

相器尺寸是不同的）

10.解釋下面的電路的工作過程畫出真值表

17

CLK

11.解釋靜態(tài)存儲和動態(tài)存儲的區(qū)別和優(yōu)缺點比較。

12.闡述靜態(tài)存儲和動態(tài)存儲的不同的的存儲方法。

13.觀察下面的圖，說明這個存儲單元的存儲方式，存儲的機(jī)理。

CLK

_丄

^>0Q-----------------------------^>c---------Q

CLK

14.觀察下面的圖，說明這個存儲單元的存儲方式，存儲的機(jī)理。

18

CLK

D———O———Q

TI

CLK_

15.說明鎖存器和觸發(fā)器的區(qū)別并畫圖說明

16.說明電平靈敏和邊沿觸發(fā)的區(qū)別，并畫圖說明

17.建立時間18維持時間19延遲時間

18.連接下面兩個鎖存器使它們構(gòu)成主從觸發(fā)器，并畫出所連的

主從觸發(fā)器的輸入輸出波形圖

19.簡述下時鐘重疊的起因所在

20.下圖所示的是兩相時鐘發(fā)生器，根據(jù)時鐘信號把下面四點的的

波形圖畫出

CLKCLK

19

.A

clk1

clk2

elk

21.反相器的閾值一般可以通過什么進(jìn)行調(diào)節(jié)

22.施密特觸發(fā)器的特點

23.說明下面電路的工作原理，解釋它怎么實現(xiàn)的施密特觸發(fā)。

20

VOUt

24.畫出下面施密特觸發(fā)器的示意版圖

21

VDD

vout

25.同寬長比的PMO和NMO誰的閾值要大一些

第10章邏輯功能部件

1、根據(jù)多路開關(guān)真值表畫出其組合邏輯結(jié)構(gòu)的CMO電路圖

KKY

o

D

11)

D

10

D

012

D

003

2根據(jù)多路開關(guān)真值表畫出其傳輸門結(jié)構(gòu)的CMOS!路圖

22

卜K

)

Z

0

23

10D

01D

2

00D

3

3、計算下列多路開關(guān)中P管和N管尺寸的比例關(guān)系。

___________*DD

dJiJi

K

TJLJLJLLTK

KKI

K013K)(

DD

彳1

4、根據(jù)下列電路圖寫出SUM和口C的邏輯關(guān)系式，并根據(jù)輸入波形畫出

0

J」J

Y「M^Jlnrnd

占-r「

「

Vi

^nrnHJ-

L百L

s

其SUM和C的輸出波形。

0

A

A

*

A.

24

A

Ci

5、計算下列逐位進(jìn)位加法器的延遲,并指出如何減小加法器的延遲。

6、畫出傳輸門結(jié)構(gòu)全加器的電路圖，已知下圖中的P=AB

A

自7、試分析下列桶型移位器各種sh輸入下的輸出情

況。

25

第11章存儲器一、填空

1.可以把一個4Mb的SRAM設(shè)計成［Hirose90］由32塊組成的結(jié)構(gòu)，

每一塊含有128Kb,由1024行和________列的陣列構(gòu)成。行地址（X）、

26

列地址（Y）、和塊地址（Z）分別為_____、_______、_______位

寬。2.對一個512X512的NORMOS假設(shè)平均有50%的輸出是低電

平，有一已設(shè)計電路的靜態(tài)電流大約等于0.21mA（輸出電壓為1.5V

時），則總靜態(tài)功耗為___________，就從計算得到的功耗看，這個

電路設(shè)計的___________“好”或“差”）。3.一般的，存儲器

由____________、_________________和_________________三部分組

成。

4.___________________________________半導(dǎo)體存儲器按功能可分

為：____________________________________和__________;非揮發(fā)

存儲器有_________、_________和___________;二、解答題

1.確定圖1中ROM中存放地址0,1,2和3處和數(shù)據(jù)值。并以字線WL[0]

為例，說明原理。

SL[0]BL[1]BL[2]BL[3]

IZ?

WflL[

0]

VD

—V-

JD

LVL[1]

*!r?1

LVL[2]

叫

3]

|ibJI-

|-ir

LLLL

^biasL

Pull-downloads

BL[0]BLMl￡L[2]EL[31

27

圖1一個4X4的ORROM

2.畫一個2X2的MOSO型ROM單元陣列，要求地址0,1中存儲

的數(shù)據(jù)值分別為01和00。并簡述工作原理。

3.確定圖2中ROM中存放地址0,1,2和3處的數(shù)據(jù)值。并簡述工

28

作原理

WL[O

]

VW_[1]

VW_[2]

BL[0]BL[1]BL[2]BL[3]

圖2一個4X4的NORROM

4.畫一個2X2的MOSNO型ROM單元陣列，要求地址0,1中存儲的

數(shù)據(jù)值分別為01和01。并簡述工作原理。

GND

GND

5.如圖3為一個4X4的NORRO,假設(shè)此電路采用標(biāo)準(zhǔn)的0.25卩rCMOS

BL[D]BL[1]BL12]BL[3]

Pull-up

device29

s

WL[Q

]zr

工藝實現(xiàn)，確定PMOS上拉器件尺寸使最壞的情況下V值不會高于

OL

1.5V（電源電壓為2.5V）。這相當(dāng)于字線擺為IV。NMOS尺寸取

30

(W/L)=4/2圖3一個4X4的NORROM^DD

6.確定圖4中ROM中存放地址0,1,2和3處和數(shù)據(jù)值并簡述工

作原理

i

—

|r—

「

t—

1i1

1r一Lt

I1

—1

圖4一個4X4的NANDROM

7.畫一個2X2的MOSNAN型ROM單元陣列，要求地址儲0，1中存

的數(shù)據(jù)值分別為10和10。并簡述工作原理。

88.預(yù)充電雖然在NORRO中工作得很好，但它應(yīng)用到時卻NANDROM

會出現(xiàn)某些嚴(yán)重的問題。請解釋這是為什么？

9.sram，flashmemory及dram的區(qū)別？

X波形和

10.給出單管DRA啲原理圖。并按圖中已給出的波形畫出

BL波形，并大致標(biāo)出電壓值

剛?cè)?/p>

device^r_^r

31

11.試問單管DRAM單元的讀出是不是破壞性的？怎樣補充這一不足？（選

作）有什么辦法提高refreshtime?

32

12.給出三管DRAM勺原理圖。并按圖中已給出的波形畫出X和BL1波形，

并大致標(biāo)出電壓值。(選作)試問有什么辦法提高refreshtime？

WWL/\___________________

RiVL/~\

13.對1TDRAM假設(shè)位線電容為1pF,位線預(yù)充電電壓為

1.25V。在存儲數(shù)據(jù)為1和0時單元電容Cs(50fF)上的電壓分別等于1.9V

和0V。這相當(dāng)于電荷傳遞速率為4.8%。求讀操作期間位線上的電壓擺幅。

14.給出一管單元DRAM勺原理圖，并給出版圖。

15.以下兩圖屬于同類型存儲器單元。試回答以下問題：

(1):它們兩個都是哪一種類型存儲器單元？分別是什么類型的？

(2):這兩種存儲單元有什么區(qū)別？分別簡述工作原理。

16.畫出六管單元的SRAM1體管級原理圖。并簡述其原理

17.第12章模擬集成電路基礎(chǔ)

1.如圖1.1所示的電路，畫出跨導(dǎo)對Ws的函數(shù)曲線。

33

圖1.1

2.如圖1.3所示，假設(shè)V=0.6V,丫=0.4V%,而2”=0.7V。如果V

TH0F

從到0變化，畫出漏電流的曲線。

2V

Id

圖1.3

3.保持所有其他參數(shù)不變，對于L=L和L=2L,畫出MOSFE的|

1D

隨V變化的特性曲線。

DS

|V

4.什么叫做亞閾值導(dǎo)電效應(yīng)？并簡單畫出logD-特性曲線

GS

5.畫出圖1.7中M的g和g隨偏置電流I的變化草圖。

7i

m7mb

X

34

I1

圖1.7

6假設(shè)圖1.9中的M被偏置到飽和區(qū)，計算電路的小信號電壓增益。

I1

Vout

M1

Vin

圖1.9

35

7.比較工作在線性區(qū)和飽和區(qū)的M0助負(fù)載時的共源級的輸出特性。

8.在圖1.10(a)所示的

源跟隨器電路中，已知WL=20/0.5,

1

V

“C。

I=2003,=0.6V,2?尸=0.7V,卩=50AA/V2和Y=0.4V2

1TH0ox

(a)計算V=1.2V時的V。

inout

(b)如果I用圖1.10(b)中的M來實現(xiàn)，求出維持M工作在飽和

i

區(qū)時的最小值。

WL2

I1

Vout

M1

1.10

圖1.10(b)

9.如圖1.11所示，晶體管M得到輸入電壓的變化△V,并按比例傳

送電流至50“的傳輸線上。在圖1.11(a)中，傳輸線的另一端接個50“的

電阻；在圖1.11(b)中，傳輸線的另一端接一個共柵極。

假設(shè)?…0。計算在低頻情況下’兩種接法的增益翁。

36

_TLT

圖1.11(b)

10.什么是差動信號？簡單舉例說明利用差動信號的優(yōu)勢。

在圖所示的電路中，管的寬度是的兩倍。計算和的

11.1.12MMVin1Vin2

偏置值相等時的小信號增益。

37

7d7±

d1

圖1.12

12.圖1.13電路中，用一個電阻而不是電流源來提供1mA的尾電流。已

知：W/L=

）,2

VV

25/0.5，=°.6V,JCOS"2，==o，=3"

THoxkDD

（a）如果R上的壓降保持在0.5V，則輸入共模電壓應(yīng)為多少？

ss

（b）計算差模增益等于5時RD的值。

圖1.13

38

13.在圖1.14（a）中，假設(shè)所有的晶體管都相同，畫出當(dāng)VX從一個大的正

值下降時|和V的草圖。

xB

39

Vd

d

圖1.14(a)

14.在圖1.15中，如果所有的管子都工作在飽和區(qū)，忽略溝道長度調(diào)制，求

Iref

M的漏電流。

假設(shè)圖中所有的晶體管都工作在飽和區(qū)，且，，MD

16.1.16WL3=WL4'■■0

A

求|的表達(dá)式。

out

Vdd

IrefM3M4

圖1.15

I

l\2

out

40

M4

圖1.16

17.簡要敘述與溫度無關(guān)的帶隙基準(zhǔn)電壓源電路的基本原理。

FS

18.圖11.17中，電路被設(shè)計成額定增益為10，即1+R1R2=10要求

O

增益誤差為1%,確定A的最小值。

Vut

圖1.17

第13章A/D、D/A變換器

1.簡單給出D/A變換器的基本原理2.給出DAC勺主要技術(shù)指標(biāo)及含義。

3.試比較幾種常用的DAC的優(yōu)缺點。

41

4.一個D/A變換器有10V的滿量程輸出，且分辨率小于40mV問此

D/A變換器至少需要多少位？5.在圖2.1中所示的T型D/A變換器

F

MAMPf

=

3R

V

中,設(shè)8，R=1°V。當(dāng)輸入分別為10000000及01111111時，

RRRN=REF

求輸出電壓值藥

2R2R2R

S2S3St':1/i亨S6*4

<§S7:

4-------i

——1t--------------*---------------

圖2.1

6.畫出一個簡單的用傳輸門實現(xiàn)的電

壓定標(biāo)的3位DAC

7.D/A變換器的設(shè)計原則應(yīng)從幾個方面權(quán)衡。

&簡單給出A/D變換器的基本原理。9.給出ADC勺主要技術(shù)指標(biāo)及含義。

10.試比較幾中常用A/D變換器的優(yōu)缺點，并指出它們在原理上各有何特

點。

11.一個4位逐次逼近型A/D變換器，若滿量程電壓為5V,請畫出輸入

電壓為2.8V時的判決圖。

第二部分參考答案第0章緒論

1.通過一系列的加工工藝，將晶體管，二極管等有源器件和電阻，電容

42

等無源元件，按一定電路互連。集成在一塊半導(dǎo)體基片上。封裝在一個

外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。

2.小規(guī)模集成電路（SSI）,中規(guī)模集成電路（MSI）,大規(guī)模集成電路

r2

（VSI）,超大規(guī)模集成電路（VLSI）,特大規(guī)模集成電路（ULSI）,巨2大規(guī)

模集成電路（GSI）

3.雙極型（BJT）集成電路，單極型（MOS集成電路，Bi-CMOS型集成

電路。4.數(shù)字集成電路，模擬集成電路，數(shù)?；旌霞呻娐?。

5.集成電路中半導(dǎo)體器件的最小尺寸如MOSFE的最小溝道長度。是衡

量集成電路加工和設(shè)計水平的重要標(biāo)志。它的減小使得芯片集成度的直接

提高。6.名詞解釋：

集成度：一個芯片上容納的晶體管的數(shù)目

wafersize:指包含成千上百個芯片的大圓硅片的直徑

diesize:指沒有封裝的單個集成電路

摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮

小-2倍。第1章集成電路的基本制造工藝

1.減小集電極串聯(lián)電阻，減小寄生PNP管的影響

2.電阻率過大將增大集電極串聯(lián)電阻，擴(kuò)大飽和壓降，若過小耐壓低，

結(jié)電容增大，且外延時下推大

3.第一次光刻：N+隱埋層擴(kuò)散孔光刻

第二次光刻：P隔離擴(kuò)散孔光刻

第三次光刻：P型基區(qū)擴(kuò)散孔光刻

43

第四次光刻：N+發(fā)射區(qū)擴(kuò)散孔光刻

第五次光刻：引線孔光刻

第六次光刻：反刻鋁

4.P阱光刻，光刻有源區(qū)，光刻多晶硅，P+區(qū)光刻，N+區(qū)光刻，光刻

44

接觸孔，光刻鋁線

5.NPN晶體管電流增益小，集電極串聯(lián)電阻大，NPNf的C極只能接

固定電位

6.首先NPN具有較薄的基區(qū)，提高了其性能：N阱使得NPN管C極與襯

底斷開，可根據(jù)電路需要接任意電位。缺點：集電極串聯(lián)電阻還是太大，

影響其雙極器件的驅(qū)動能力。改進(jìn)方法在N阱里加隱埋層，使NPN管的集

電極電阻減小。提高器件的抗閂鎖效應(yīng)。

7.

ofe

EBCS

45

46

第2章集成電路中的晶體管及其寄生效應(yīng)

1.PNP管為四層三結(jié)晶體管的寄生晶體管，當(dāng)NPN晶體管工作在正向工

作區(qū)時，即NPN的發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)射極反

偏所以它就截止，對電路沒有影響。當(dāng)NPN處于反向工作區(qū)時，寄生管子

工作在正向工作區(qū)，它的影響不能忽略。當(dāng)NPNX作在飽和區(qū)時寄生晶體

管也工作在正向工作區(qū)，它減小了集電極電流，使反向NPN的發(fā)射極電

流作為無用電流流向襯底。此時寄生效應(yīng)也不能忽略

2.在實際的集成晶體管中存在著點和存儲效應(yīng)和從晶體管有效基區(qū)晶體管

要引出端之間的歐姆體電阻，他們會對晶體管的工作產(chǎn)生影響。

3.MOS晶體管的有源寄生效應(yīng)是指MOS集成電路中存在的一些不希望

的寄生雙極晶體管、場區(qū)寄生MOST和寄生PNPN（閂鎖效應(yīng)），這些效

應(yīng)對MOS器件的工作穩(wěn)定性產(chǎn)生極大的影響。

4.在單阱工藝的MOS器件中（P阱為例），由于NMOST源與襯底組成

PN結(jié)，而PMOST的源與襯底也構(gòu)成一個PN結(jié)，兩個PN結(jié)串聯(lián)組成

PNPN吉構(gòu)，即兩個寄生三極管（NPN和PNP）,—旦有因素使得寄生三

極管有一個微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。

影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電

路將被燒毀。

5.版圖設(shè)計時：為減小寄生電阻Rs和Rw版圖設(shè)計時采用雙阱工藝、多

增加電源和地接觸孔數(shù)目，加粗電源線和地線，對接觸進(jìn)行合理規(guī)

47

劃布局，減小有害的電位梯度；

工藝設(shè)計時：降低寄生三極管的電流放大倍數(shù)：以N阱CMO為例，

為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控

制。為減小寄生PNP管的寄生電阻Rs,可在高濃度硅上外延低濃度硅作為

襯底，抑制自鎖效應(yīng)。工藝上采用深阱擴(kuò)散增加基區(qū)寬度可以有效降低寄

生NPN管的放大倍數(shù)；具體應(yīng)用時：使用時盡量避免各種串?dāng)_的引入，注

意輸出電流不易過大。

6.在第二次光刻生成有源區(qū)時，進(jìn)行場氧生長前進(jìn)行場區(qū)離子注入，提高

寄生MOSFE的閾值電壓，使其不易開啟；增加場氧生長厚度，使寄生

MOSFE的閾值電壓絕對值升高，不容易開啟。

7.（1）增大基區(qū)寬度：由工藝決定；（2）使襯底可靠接地或電源。

第3章集成電路中的無源元件

1.雙極性集成電路中最常用的電阻器是基區(qū)擴(kuò)散電阻MOS集成

電路中常用的電阻有多晶硅電阻和用MOST形成的電阻。

2.反偏PN結(jié)電容和MOSfe容器。

3.基區(qū)薄層電阻擴(kuò)散完成后，還有多道咼溫處理工序，所以雜質(zhì)會進(jìn)一步

往里邊推，同時表面的硅會進(jìn)一步氧化。形成管子后，實際電阻比原來要

高，所以需要修正。

4.長時間較的電流流過鋁條，會產(chǎn)生鋁的電遷移的現(xiàn)象，結(jié)果是連

48

線的一端生晶須，另一端則產(chǎn)生空洞，嚴(yán)重時甚至?xí)嗔选?/p>

P=(l*l*r)/(WL)公式變形W=6.32

5.r（L/W）=R=1KL/W=5I=V/R=1mA

注意：這里各單位間的關(guān)系，寬度是微米時，要求電流為毫安，功率

的單位也要化成相應(yīng)的微米單位。第4章TTL電路

1.名詞解釋

電壓傳輸特性：指電路的輸出電壓V0隨輸入電壓Vi變化而變化的性質(zhì)或

關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。

開門/關(guān)門電平：開門電平VIHmin-為保證輸出為額定低電平時的最小輸入

高電平（VON）;關(guān)門電平VILmax-為保證輸出為額定高電平時的最大輸

入低電平（VOFF）。

邏輯擺幅：-輸出電平的最大變化區(qū)間，VL二VOH-VQL

過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，

VW二VIHmin-VILmax

輸入短路電流IIL-指電路被測輸入端接地，而其它輸入端開路時，

流過接地輸入端的電流。

輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）IIH-指電路被

測輸入端接高電平，而其它輸入端接地時，流過接高電平輸入端的電流。

49

靜態(tài)功耗-指某穩(wěn)定狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積。

電路有兩個穩(wěn)態(tài)，則有導(dǎo)通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，

稱為平均靜態(tài)功耗。

瞬態(tài)延遲時間td-從輸入電壓Vi上跳到輸出電壓Vo開始下降的時間間隔。

Delay-延遲。

瞬態(tài)下降時間tf-輸出電壓Vo從高電平VOHT降到低電平VOL的

時間間隔。Fall-下降

瞬態(tài)存儲時間ts-從輸入電壓Vi下跳到輸出電壓Vo開始上升的時間間

隔。Storage-存儲。

瞬態(tài)上升時間tr-輸出電壓Vo從低電平VOL上升到高電平VOH的時間

間隔。Rise-上升。

瞬態(tài)導(dǎo)通延遲時間tPHL-（實用電路）從輸入電壓上升沿中點到輸出電

壓下降沿中點所需要的時間。

2當(dāng)輸入端的信號，有任何一個低電平時：

Q1飽和區(qū)Q2截至區(qū)Q3飽和區(qū)

Q4截至區(qū)

當(dāng)輸入端的信號全部為高電平時：

Q1反向區(qū)Q2飽和區(qū)Q3飽和區(qū)

Q4飽和區(qū)

3.Q5管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時間。

當(dāng)輸出從低電平向高電平轉(zhuǎn)化時，要求Q5快速退出飽和區(qū)，此時

50

如果再導(dǎo)通時IB5越大，則保和深度約大，時間就越長。

當(dāng)輸出從高電平向低電平轉(zhuǎn)化時，希望Q5快速的存儲的電荷放完，

此時要求IB5盡可能的大。設(shè)計時，IB5的矛盾帶來了很

大的困難。

4.兩管與非門：輸出高電平低，瞬時特性差。

四管與非門：輸出采用圖騰柱結(jié)構(gòu)Q3--D，由于D是多子器件，他

會使Tplh明顯下降。D還起到了點評位移作用，提高了輸出

51

電平。

五管與非門：達(dá)林頓結(jié)構(gòu)作為輸出級，Q4也起到點評位移作用，達(dá)

林頓電流增益大，輸出電阻小，提高電路速度和高電平負(fù)載能力。

四管和五管在瞬態(tài)中都是通過大電流減少Tplh.靜態(tài)中提高了

負(fù)載能力和輸出電平。

5.六管單元用有源泄放回路RB-RC-Q6弋替了R3

由于RB的存在，使Q6比Q5晚導(dǎo)通，所以Q2發(fā)射基的電流全部流

入Q5的基極，是他們幾乎同時導(dǎo)通，改善了傳輸特性的矩形性，提高了

抗干擾能力。當(dāng)Q5飽和后Q6將會替它分流，限制了Q5的飽和度提高了

電路速度。

在截至?xí)rQ6只能通過電阻復(fù)合掉存儲電荷，Q6比Q5晚截至，所以

Q5快速退出飽和區(qū)。

6.