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唐培松

葉晨pstang@國(guó)家高性能集成電路(上海)設(shè)計(jì)中心

NationalHighPerformanceIC(Shanghai)DesignCenter

ABSTRACT

Withthesteadyadvanceofintegratedcircuitchiptechnologytoever-smallerfeatures,ever-morecomplexdesign,ever-largerchiparea,andever-higheroperatingfrequencies,StatictiminganalysisofSoCfacesmanynewchallenges.Inthispaper,thecharacteristicofNanoTimewasintroducedinbrief,andtheanalysisprecisionofseveralstatictiminganalysistoolswascomparedwithHSPICEindetail.TheadvantageofNanoTimewasprovidedaccordingtotheapplicationofNanoTimeinaprojectofSoC.Finally,thispapergaveabriefintroductiononthequestionsandcorrespondingsolutionsintheprocessoftiminganalysisofSoC.

KeywordsPathMill,NanoTime,PrimeTime,HSPICE,SoC,STA,P&R,hierarchy

摘要

摘要:隨著芯片的制造工藝進(jìn)入到深亞微米,SoC的設(shè)計(jì)日趨繁雜、規(guī)模急劇膨脹、頻率快速提升,這些因素都給芯片的靜態(tài)時(shí)序分析帶來前所未有的壓力和挑戰(zhàn)。本文簡(jiǎn)要介紹了NanoTime的特點(diǎn)并對(duì)當(dāng)前主流靜態(tài)時(shí)序分析工具與HSPICE的仿真精度作了對(duì)比,結(jié)合目前設(shè)計(jì)的SoC芯片全面介紹了NanoTime的應(yīng)用流程及其優(yōu)勢(shì),同時(shí)對(duì)遇到的問題及其解決方案做了說明。

1.0概述

隨著集成電路的制造工藝發(fā)展到90nm以及65nm,納米級(jí)效應(yīng)對(duì)時(shí)序的影響越來越顯著。特別是對(duì)于定制數(shù)字規(guī)律,確切評(píng)估這些效應(yīng)并分析出確鑿的時(shí)序信息顯得尤為重要。對(duì)定制數(shù)字規(guī)律的傳統(tǒng)分析方式是SPICE/FastSPICE仿真分析,但SPICE/FastSPICE需要大量的仿真鼓舞以及長(zhǎng)時(shí)間的仿真運(yùn)行。而隨著現(xiàn)在規(guī)律規(guī)模和設(shè)計(jì)繁雜性的急劇增長(zhǎng),加上SPICE/FastSPICE動(dòng)態(tài)仿真分析覆蓋率較低的弱點(diǎn),都會(huì)導(dǎo)致芯片良率的降低和開發(fā)周期的延長(zhǎng),尋求并推出新的分析方法顯得尤為必要。

現(xiàn)代集成電路設(shè)計(jì)中,對(duì)某些特別規(guī)律來說,完全定制流程會(huì)比尋常的P&R流程可以獲得更優(yōu)時(shí)序和更小面積的回報(bào)。這對(duì)于我們目前設(shè)計(jì)的對(duì)性能、功耗、面積要求都比較高的SoC芯片來說特別如此。另一方面,由于芯片的規(guī)模十分大,在選擇設(shè)計(jì)流程的sign-off標(biāo)準(zhǔn)時(shí)都必需考慮服務(wù)器的運(yùn)行時(shí)間和耦合噪聲可能帶來的影響。在之前的開發(fā)流程中,我們選擇了PathMill作為時(shí)序分析工具。PathMill作為上一代標(biāo)準(zhǔn)的晶體管級(jí)的靜態(tài)時(shí)序分析工具,很好滿足了我們90nm工藝之前的芯片設(shè)計(jì)靜態(tài)時(shí)序分析的需求。但是對(duì)于目前我們采用的65nm工藝的芯片來說,PathMill已經(jīng)不能適應(yīng)新工藝的要求,并且缺乏我們目前需要的分析噪聲可能帶來的潛在影響的能力,NanoTime的推出很好地彌補(bǔ)了這個(gè)需求。

1.1NanoTime簡(jiǎn)介

NanoTime是PathMill面向90nm以及更高工藝水平的新一代替代工具。作為針對(duì)晶體管級(jí)電路的業(yè)內(nèi)標(biāo)準(zhǔn)的靜態(tài)時(shí)序分析工具,相比PathMill,NanoTime可以提供更高的精度、性能以及易用性,可以應(yīng)對(duì)日益增

長(zhǎng)的設(shè)計(jì)繁雜性、RC互連影響、低電壓和低功耗設(shè)計(jì)的需求,并致力于解決90nm及更高工藝帶來的挑戰(zhàn)。作為PathMill的替代工具,NanoTime繼承了PathMill的優(yōu)點(diǎn),但是在工具的使用方式上更類似于PrimeTime。NanoTime使用完全交互的shell環(huán)境,并且可以和PrimeTime進(jìn)行SDC(SynopsysDesignConstraints)命令共享。這使得有過PathMill和PrimeTime使用經(jīng)驗(yàn)的工程師能快速地把握NanoTime的使用方式。

盡管NanoTime和PathMill有著相像的功能,但是它們之間也有著顯著的區(qū)別,主要表達(dá)在以下幾個(gè)方面:l能自動(dòng)識(shí)別出更多更新的電路拓?fù)浣Y(jié)構(gòu)。l時(shí)鐘的定義更加靈活,同時(shí)支持多種時(shí)鐘定義。l對(duì)于未能正確識(shí)別的拓?fù)浣Y(jié)構(gòu),提供更豐富的配置命令。l配置命令更加靈活,特別適合一些獨(dú)特的電路結(jié)構(gòu)。

l可以識(shí)別更多類型的動(dòng)態(tài)電路以及門控時(shí)鐘規(guī)律,并支持多時(shí)鐘動(dòng)態(tài)電路的分析。

l提供更多路徑探尋時(shí)用戶可控制的選項(xiàng),譬如:只搜尋以某個(gè)點(diǎn)為終點(diǎn)的路徑,或者只搜尋時(shí)鐘路徑而不管數(shù)據(jù)路徑。

l時(shí)序檢查基于pin,而不是net?;趐in的時(shí)序檢查精度更高,由于用戶可以在指定的pin上定義時(shí)序檢查而不是在一條net上最差的任意pin上。

l產(chǎn)生.lib或者.db格式的靜態(tài)時(shí)序模型,和其它時(shí)序分析工具有更好的兼容性;產(chǎn)生的時(shí)序模型不只攜帶了輸入到輸出的延遲信息,而且還攜帶了PathMill模型(.modeldb)中不包含的cap信息。

1.2NanoTime基本分析流程

NanoTime分析流程包含五個(gè)的階段(phase),每個(gè)階段都以一個(gè)命令作為終止,該命令報(bào)告該階段正確完成或者執(zhí)行錯(cuò)誤。所有的階段都必需以特定的順序完成,每一個(gè)階段都必需成功終止才能進(jìn)入下一個(gè)階段。

NanoTime的基本分析流程如圖1.1所示:

圖1.1NanoTime基本時(shí)序分析流程

Netlist階段:設(shè)置搜尋路徑和鏈接路徑,使用register_netlist命令讀入網(wǎng)表文件。在該階段使用link_design命令讀入設(shè)計(jì)數(shù)據(jù)并作為該階段的終止。

Clockpropagationandtopologyrecognition階段:在該階段需要指定時(shí)鐘類型以及任何NanoTime不能自動(dòng)識(shí)別的拓?fù)浣Y(jié)構(gòu)。該階段以check_topology命令終止,該命令對(duì)定義的時(shí)鐘信號(hào)進(jìn)行傳播并識(shí)別電路包含的拓?fù)浣Y(jié)構(gòu)。

Timingconstraintspecification階段:在該階段需要指定輸入/輸出時(shí)序約束、時(shí)序期望、運(yùn)行條件以及讀入寄生參數(shù)數(shù)據(jù)。該階段以check_design命令終止,該命令檢查時(shí)序的要求和一致性。

Pathtracingandsimulation階段:在該階段,trace_paths命令用來運(yùn)行正常的時(shí)序分析,extract_model命令用來創(chuàng)立時(shí)序模型,characterize_context命令用來提取設(shè)計(jì)的特征內(nèi)容。

Analysisreporting階段:NanoTime在該階段報(bào)告時(shí)序分析的結(jié)果,用戶可以使用report_paths/report_constraint等命令產(chǎn)生結(jié)果報(bào)告文件。

1.3和HSPICE以及PrimeTime的仿真精度對(duì)比

在早期試用NanoTime的過程中,為了驗(yàn)證其仿真精度,我們搭建了一個(gè)簡(jiǎn)單的14級(jí)BUFFER串聯(lián)的仿真電路,如圖1.2所示。

圖1.214級(jí)BUFFER串聯(lián)電路示意圖

在Chartered65nmTT工藝條件下,我們分別采用HSPICE/PrimeTime/NanoTime三種分析工具對(duì)該電路進(jìn)行了仿真分析,其中NanoTime分析分別采取了晶體管級(jí)分析和門級(jí)分析兩種方式,分析結(jié)果見表1。PathDelay

HSPICE

PrimeTim

e

Gatelevel

FàF(ps)RàR(ps)

292268

334304

326293

Transistorlevel

319285

NanoTime

表1HSPICE/PrimeTime/NanoTime仿真分析精度對(duì)比

由表1中的對(duì)比分析可以得出以下兩點(diǎn)結(jié)論:

lNanoTime工具的晶體管級(jí)分析比門級(jí)仿真分析更接近HSPICE的結(jié)果;

l無論是門級(jí)還是晶體管級(jí)分析的結(jié)果,NanoTime的分析結(jié)果都要比PrimeTime的分析結(jié)果更加接近SPICE的結(jié)果;

在實(shí)際的電路對(duì)比仿真過程中,NanoTime的分析運(yùn)行時(shí)間要比PrimeTime的分析運(yùn)行時(shí)間稍長(zhǎng),但是無論是PrimeTime還是NanoTime,分析運(yùn)行的時(shí)間都遠(yuǎn)遠(yuǎn)小于HSPICE仿真運(yùn)行時(shí)間。

2.0NanoTime在SoC時(shí)序分析中的應(yīng)用

2.1SoC的設(shè)計(jì)與分析概述

在我們的SoC芯片中,從時(shí)序分析的角度來看,主要包含了三大類規(guī)律:定制與綜合規(guī)律、存儲(chǔ)器陣列、IP模塊。對(duì)于這三種類型的規(guī)律,我們采用了不同的時(shí)序分析方法。定制與綜合規(guī)律是SoC中應(yīng)用最廣泛的,主要使用NanoTime進(jìn)行時(shí)序分析并建模。存儲(chǔ)器陣列采用HSPICE仿真并在確保時(shí)序滿足要求后創(chuàng)立時(shí)序模型。在最終的SoC級(jí)全局時(shí)序分析時(shí)采用NanoTime進(jìn)行層次化的分析,并將該分析結(jié)果作為最終的時(shí)序sign-off標(biāo)準(zhǔn)。

圖2.1概括地顯示了SoC的設(shè)計(jì)及時(shí)序分析的流程。在整個(gè)分析流程中,定制和綜合規(guī)律執(zhí)行的是純粹的NanoTime的時(shí)序分析,包括pre/post-layout兩個(gè)主要的分析階段,并進(jìn)行正常的時(shí)序分析和NanoTimeSI的分析。而對(duì)于存儲(chǔ)器陣列這類不適合進(jìn)行NanoTime分析的模塊,我們采用的是FastSPICE/SPICE仿真分析,并在確保時(shí)序結(jié)果滿足要求的狀況下創(chuàng)立時(shí)序模型。

圖2.1SoC設(shè)計(jì)分析流程示意圖

在進(jìn)行SoC全局級(jí)時(shí)序分析時(shí),雖然PrimeTime在運(yùn)行時(shí)間上有較大的優(yōu)勢(shì),但基于NanoTime分析精度更高的考慮,我們依舊采用了NanoTime而不是PrimeTime進(jìn)行分析。在全局分析時(shí),底層的模塊經(jīng)過不同方式的時(shí)序分析,滿足時(shí)序要求后被創(chuàng)立成同一格式的時(shí)序模型(.db),最終連同IP的時(shí)序模型一起提交到頂層進(jìn)行NanoTime或者NanoTimeSI的層次化分析。

2.2NanoTime的應(yīng)用流程

在NanoTime分析實(shí)際應(yīng)用時(shí),考慮到我們的SoC項(xiàng)目設(shè)計(jì)涉及到多個(gè)部門和眾多設(shè)計(jì)人員的聯(lián)合開發(fā),為保證在NanoTime的分析過程保持一致的設(shè)置和檢查標(biāo)準(zhǔn),我們對(duì)NanoTime分析進(jìn)行了流程化開發(fā)。對(duì)NanoTime的流程化開發(fā)工作基于對(duì)各種時(shí)序分析需求的深入了解,并建立在對(duì)大量庫(kù)單元進(jìn)行電路實(shí)

驗(yàn)并配置的基礎(chǔ)上的。在流程開發(fā)的早期,對(duì)SoC設(shè)計(jì)所使用的各種類型的庫(kù)單元進(jìn)行電路識(shí)別試驗(yàn)。對(duì)大部分NanoTime能自動(dòng)識(shí)別的拓?fù)浣Y(jié)構(gòu),并不需要配置命令,但我們?cè)谠囼?yàn)中也發(fā)現(xiàn),NanoTime不能自動(dòng)識(shí)別DFF結(jié)構(gòu),這就需要我們使用mark_*類的命令幫助NanoTime進(jìn)行識(shí)別。同時(shí),在我們的設(shè)計(jì)中還存在著好多定制的特別單元,譬如動(dòng)態(tài)電路單元,需要我們進(jìn)行大量的配置試驗(yàn)以保證NanoTime能正確識(shí)別其拓?fù)浣Y(jié)構(gòu)并進(jìn)行相應(yīng)的檢查。

除對(duì)庫(kù)單元的進(jìn)行電路試驗(yàn)配置外,對(duì)時(shí)鐘系統(tǒng)的處理也是NanoTime分析流程化的重點(diǎn)工作。與尋常的自動(dòng)布局布線的時(shí)鐘系統(tǒng)不同,為了滿足高頻率低偏斜時(shí)鐘信號(hào)的要求,我們采用了分級(jí)全定制的時(shí)鐘系統(tǒng),通過HSPICE仿真給出時(shí)鐘系統(tǒng)的networklatency、clockskew等指標(biāo)。在對(duì)NanoTime分析流程化時(shí),我們并沒有讓NanoTime去分析計(jì)算時(shí)鐘系統(tǒng)的真正延遲,而是把整個(gè)時(shí)鐘系統(tǒng)作為一個(gè)理想的時(shí)鐘系統(tǒng),并設(shè)定時(shí)鐘信號(hào)的延時(shí)等特性參數(shù)進(jìn)行分析。這樣就大大縮短了NanoTime處理時(shí)鐘系統(tǒng)帶來的時(shí)間消耗。

在完成電路圖設(shè)計(jì)后,就可以進(jìn)行前仿(pre-layout)分析,前仿分析結(jié)果并不能真正反映最終的時(shí)序狀況,其價(jià)值在于可以在早期發(fā)現(xiàn)潛在的時(shí)序問題并加以解決,從而可以避免完成幅員后發(fā)現(xiàn)嚴(yán)重的時(shí)序問題需要推倒重來的狀況。在完成幅員設(shè)計(jì)后,使用Star-RCXT進(jìn)行RC和晶體管寄生參數(shù)的抽取,在我們的分析流程中,寄生參數(shù)文件采用的是DSPF格式,NanoTime通過使用read_parasitics命令來讀取寄生參數(shù)文件并進(jìn)行反標(biāo)分析。

在對(duì)NanoTime分析進(jìn)行流程化后,最終會(huì)產(chǎn)生一個(gè)簡(jiǎn)單的兩步走的分析流程:prent和runnt,其中prent根據(jù)所加參數(shù)完成相應(yīng)的分析環(huán)境建立和全局變量設(shè)置,runnt根據(jù)所加參數(shù)生成相應(yīng)的運(yùn)行腳本后運(yùn)行NanoTime分析并對(duì)報(bào)告的進(jìn)行處理。該流程可以根據(jù)不同的參數(shù)配置可以大致分為:pre-layout分析,post-layout分析,模塊級(jí)分析,層次化分析幾種分析模式,例如如下:n模塊級(jí)pre-layout和post-layout分析流程prent–bBlockName[-post]runnt–bBlockName[-post]

n層次化pre-layout和post-layout分析流程prent–bBlockName–mkmodel[-post]runnt–bBlockName–mkmodel[-post]prent–bBlockName–usemodel[-post]runnt–bBlockName–usemodel[-post]

NanoTime分析流程化極大地提高了設(shè)計(jì)人員的時(shí)序分析工作效率,它使得設(shè)計(jì)人員不必花大量時(shí)間熟悉NanoTime分析的運(yùn)行機(jī)制,而只需對(duì)常用的配置命令稍加把握,然后輸入流程命令并根據(jù)具體需要配上相應(yīng)參數(shù)即可十分便捷地進(jìn)行時(shí)序分析。在提供時(shí)序分析效率的同時(shí),它也降低了因設(shè)計(jì)人員對(duì)NanoTime理解程度的差異帶來的分析結(jié)果標(biāo)準(zhǔn)不一致的風(fēng)險(xiǎn)。

2.3動(dòng)態(tài)電路組合分析

NanoTime具備強(qiáng)大的動(dòng)態(tài)電路分析能力,由于我們的SoC芯片內(nèi)包含了相當(dāng)數(shù)量的動(dòng)態(tài)電路,所以這也是我們選擇NanoTime作為SoC芯片主要的時(shí)序分析工具的重要原因之一。

圖2.2是我們對(duì)常見的動(dòng)態(tài)電路組合做的NanoTime時(shí)序分析模型,以確保在這種動(dòng)態(tài)電路組合中不會(huì)漏報(bào)時(shí)序檢查路徑。如圖2.2所示,該類動(dòng)態(tài)電路組合的方式是ELATàDynamic(CK)àCATCHàDynamic(NCK)àDFF/ELAT。

圖2.2常用動(dòng)態(tài)電路組合時(shí)序分析示意圖

在完成該動(dòng)態(tài)組合的時(shí)序分析后,我把每一種時(shí)序檢查都在圖上作了標(biāo)示。需要做特別說明的是:對(duì)應(yīng)一致類型的時(shí)序檢查只標(biāo)示了其中的一條。通過對(duì)照NanoTime使用指南上對(duì)多米諾動(dòng)態(tài)電路的分析說明,我們可以確保圖2.2所示的動(dòng)態(tài)電路組合的時(shí)序檢查是完備的。

2.4NanoTimeSI分析

對(duì)于90nm工藝及以下的設(shè)計(jì)而言,噪聲是一個(gè)不得不考慮的嚴(yán)重問題。而使用HSPICE之類的工具來分析大規(guī)模電路中的偶合噪聲影響是不現(xiàn)實(shí)的。NanoTimeUltra版提供了分析耦合噪聲對(duì)時(shí)序影響的強(qiáng)大功能。在進(jìn)行NanoTimeSI分析之前,需要在抽取寄生參數(shù)文件時(shí)保存耦合電容的信息。在進(jìn)行耦合噪聲對(duì)信號(hào)延時(shí)影響的分析時(shí),NanoTime綜合評(píng)估入侵線和受侵線之間的耦合電容、兩者的驅(qū)動(dòng)強(qiáng)度以及相互施加影響的窗口重疊程度等因素,然后經(jīng)過屢屢的反復(fù)迭代分析,保證最終計(jì)算出耦合噪聲對(duì)受侵線的延時(shí)影響是最悲觀的狀況。

我們用一個(gè)簡(jiǎn)單的反相器級(jí)聯(lián)模型進(jìn)行post-layout分析來說明NanoTimeSI的分析結(jié)果。在時(shí)序報(bào)告中,可以使用report_paths–crosstalk_delta命令報(bào)出耦合噪聲對(duì)每一級(jí)路徑延時(shí)的影響,如圖2.3所示:

圖2.3NanoTimeSI分析結(jié)果例如

在圖2.3所示的時(shí)序路徑報(bào)告中,我們可以明顯看到:對(duì)整條路徑來說,NanoTimeSI的分析結(jié)果比正常分析多了3ps的時(shí)序延時(shí)。當(dāng)然,這只是一個(gè)很小的試驗(yàn)例子,而且其幅員中也沒有很長(zhǎng)的互連線,所以耦

合噪聲對(duì)該時(shí)序路徑的影響相對(duì)比較小。但是在我們正常的時(shí)序分析中,對(duì)于規(guī)模大的模塊,耦合噪聲的影響會(huì)急劇增大。

在進(jìn)行NanoTimeSI分析時(shí),分析運(yùn)行的時(shí)間并不會(huì)比正常的時(shí)序分析增加好多。和增加的運(yùn)行時(shí)間相比,基于NanoTimeSI的分析結(jié)果而進(jìn)行的風(fēng)險(xiǎn)評(píng)估無疑將會(huì)在產(chǎn)品的良率方面帶來相當(dāng)可觀的收益。

2.5常見的問題及解決方案

我們使用NanoTime經(jīng)歷了多個(gè)芯片的時(shí)序分析,在日常使用的過程,也遇到了大量的問題,以下舉出一些問題和解決經(jīng)驗(yàn)和大家共享。1)對(duì)模塊的分析時(shí)間過長(zhǎng)

隨著電路規(guī)模的越來越大,我們經(jīng)常遇到一些繁雜的模塊在進(jìn)行NanoTime時(shí)序分析時(shí)運(yùn)行時(shí)間長(zhǎng)得不可接受。遇到這種狀況,首先檢查是否模塊的規(guī)模過大,假使規(guī)模過大請(qǐng)考慮進(jìn)行層次化的建模分析。假使模塊的規(guī)模比較適中,請(qǐng)檢查模塊內(nèi)的時(shí)鐘信號(hào)數(shù)量和時(shí)鐘類型是否過多。在NanoTime進(jìn)行時(shí)序分析時(shí),會(huì)對(duì)每一條時(shí)鐘的路徑進(jìn)行探尋分析,模塊內(nèi)時(shí)鐘信號(hào)過多會(huì)導(dǎo)致時(shí)序分析運(yùn)行時(shí)間急劇增加。

總的來說,為了將NanoTime運(yùn)行分析的時(shí)間保持在合理的范圍內(nèi),我們建議對(duì)規(guī)模過大的模塊進(jìn)行拆分,并進(jìn)行層次化的建模分析。同時(shí)應(yīng)盡量減少時(shí)鐘信號(hào)種類和數(shù)量,假使存在多個(gè)時(shí)鐘器件并聯(lián)驅(qū)動(dòng)時(shí)鐘信號(hào)的狀況,建議通過配置命令只保存一條時(shí)鐘通路上,這樣既不影響路徑搜尋的完備性,也可以使得運(yùn)行分析的時(shí)間大大縮短。

2)如何合理地進(jìn)行層次化分析

眾所周知,層次化時(shí)序分析能帶來分析速度上的收益,但是也會(huì)帶來分析精度上的損失。根據(jù)我們的經(jīng)驗(yàn),層次化分析帶來的精度損失大約在5%左右。所以,如何進(jìn)行合理的層次化時(shí)序分析是我們每個(gè)芯片進(jìn)行分析前就要考慮的問題。

時(shí)序分析層次化的劃分需要考慮以下幾個(gè)主要因素:芯片的架構(gòu)及設(shè)計(jì)人員分工,服務(wù)器的運(yùn)算能力,各個(gè)層次設(shè)計(jì)的并行度。只有綜合考慮這些因素,制定出合理的分析層次,才能取得分析時(shí)間和分析精度上折中平衡,才能保證整個(gè)芯片各個(gè)層次時(shí)序分析的順利進(jìn)行,才能使得時(shí)序分析在整個(gè)芯片設(shè)計(jì)過程起到推動(dòng)作用而不是牽制作用。

3)如何處理芯片的多種模式時(shí)序分析

現(xiàn)在的芯片往往都存在多種運(yùn)行模塊,在芯片的時(shí)序分析中,往往要求對(duì)每一種運(yùn)行模式都要時(shí)序的評(píng)估和分析。以最常見的例子來說,一般的芯片中都會(huì)存在正常運(yùn)行模式和掃描測(cè)試模式。在芯片中,這兩種電路規(guī)律尋常會(huì)有相當(dāng)大部分相互交疊的狀況,譬如共用時(shí)鐘信號(hào)通路和時(shí)序器件等等。尋常狀況下掃描測(cè)試電路的頻率都比較低,這樣對(duì)掃描測(cè)試規(guī)律的時(shí)序分析檢查標(biāo)準(zhǔn)也比較低。雖然也可以使用Nano

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