數(shù)字邏輯課件電子系

數(shù)字邏輯課件電子系第一頁，共33頁。器件名稱集成規(guī)模/門I/O端數(shù)宏單元數(shù)觸發(fā)器數(shù)編程EPM956012000216560772EEPROMEPM5032600243232EPROMEPF10K1010000134-(1)720SRAMEPX81603200172160160快閃SRAMAT510051005252128EPROMATV750750101020EPROMpLSI332014000160320480EEPROMpLSI20321000323232EEPROMM5-51220000256512512EEPROMXC402525000192-(2)2560SRAMXC7354-(3)5454108EPROM表8-3-1

部分CPLD產(chǎn)品(1)有576個邏輯單元；(2)有1024個可編程邏輯模塊；(3)等效6個PAL22V108.3.1

概述CPLD大致可以分為兩類，一類是由GAL器件發(fā)展而來，其主體是與陣列和宏單元結(jié)構(gòu)，稱為CPLD的基本結(jié)構(gòu)；另一類是分區(qū)陣列結(jié)構(gòu)的CPLD。第二頁，共33頁。8.3.2

CPLD的基本結(jié)構(gòu)邏輯圖１．共享相鄰乘積項和結(jié)構(gòu)每個邏輯單元中含有兩個或項輸出，而每個或項均由固定的幾個乘積項輸入。每個或項輸出均可連接到相鄰的連接單元，甚至本單元中的兩個或項都可用于相鄰的兩個邏輯單元。２．“隱埋”觸發(fā)器結(jié)構(gòu)在CPLD基本結(jié)構(gòu)的宏單元內(nèi)含有兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器可與I/O引出端相連，其余均為“隱埋”觸發(fā)器。它們不與I/O引出端相連，但有自己的內(nèi)部輸入信號，其輸出可以通過相應(yīng)的緩沖電路反饋到與陣列，構(gòu)成較復(fù)雜的時序電路。第三頁，共33頁?！?≥1≥1C11ＫQ1JRI/O輸出選擇反饋選擇極性選擇結(jié)構(gòu)選擇輸出使能時鐘反饋到

邏輯陣列來自邏輯陣列同步時鐘VCC圖8-3-2觸發(fā)器類型可編程結(jié)構(gòu)３．觸發(fā)器類型可編程結(jié)構(gòu)通過對輸出觸發(fā)器編程，可實現(xiàn)4種不同類型的觸發(fā)器結(jié)構(gòu)，即D、T、J-K和R-S觸發(fā)器。它們與邏輯宏單元相配置，可實現(xiàn)多種邏輯電路結(jié)構(gòu)。第四頁，共33頁。小規(guī)模PLD互聯(lián)資源(a)(b)(c)圖8-3-3

CPLD三種全局互聯(lián)結(jié)構(gòu)示意8.3.3

CPLD的分區(qū)陣列結(jié)構(gòu)分區(qū)陣列結(jié)構(gòu)，即將整個器件分為若干個區(qū)。有的區(qū)包含若干個I/O端、輸入端及規(guī)模較小的與、或陣列和宏單元，相當(dāng)于一個小規(guī)模的PLD；有的區(qū)只是完成某些特定的邏輯功能。各區(qū)之間可通過幾種結(jié)構(gòu)的可編程全局互連總線連接。第五頁，共33頁。UIMFFB輸出FBI/O

模塊FBFFBFBFB輸出I/O

模塊快速輸入圖8-3-4通用互連陣列UIM結(jié)構(gòu)１．通用互連陣列UIM（UniversalInterconnectMatrix）結(jié)構(gòu)UIM結(jié)構(gòu)中含有快速功能模塊FFB和高集成度功能模塊FB。兩種模塊以及I/O模塊通過通用互連矩陣連接。FFB和FB都采用GAL型結(jié)構(gòu)。FFB適用于快速編（解）碼和高速時序邏輯電路；FB適用于邏輯功能復(fù)雜且對時序要求不高的場合及復(fù)雜的組合邏輯電路。采用通用互連矩陣UIM進行器件內(nèi)部邏輯連接，可保證所有連接路徑延遲時間相同。第六頁，共33頁。MAX結(jié)構(gòu)由邏輯陣列塊LAB（LogicArrayBlock）、I/O模塊和可編程互連陣列PIA（ProgrammableInterconnectArray）構(gòu)成。邏輯圖２．多陣列矩陣MAX（MultipleArrayMatrix）結(jié)構(gòu)MAX結(jié)構(gòu)中，每個宏單元有一個可編程的與陣列和一個固定的或陣列，以及一個具有獨立可編程時鐘、時鐘使能、清除和置位功能的可配置觸發(fā)器。每16個宏單元組成一組，構(gòu)成一個靈活的邏輯陣列模塊LAB。多個LAB通過可編程互連陣列PIA和全局總線相連。每個LAB還與相應(yīng)的I/O控制模塊相連，以提供直接的輸入和輸出通道。第七頁，共33頁。３．靈活邏輯單元陣列FLEX（FlexibleLogicElementMatrix）結(jié)構(gòu)邏輯圖FLEX結(jié)構(gòu)由嵌入陣列塊EAB、邏輯陣列模塊LAB、邏輯單元LE、I/O單元IOE和行列快速互連通道構(gòu)成。LE是FLEX結(jié)構(gòu)中最小的邏輯單元，每個LE含有一個提供4輸入組合邏輯函數(shù)的查找表LUT以及一個能提供時序邏輯能力的可編程寄存器。每8個LE組成一組，構(gòu)成一個LAB。每個LAB是獨立的一個模塊，其中的LE具有共同的輸入、互連與控制信號。EAB由RAM/ROM和相關(guān)的輸入、輸出寄存器構(gòu)成?？商峁┒辔黄瑑?nèi)存儲器。LAB和EAB排成行與列，構(gòu)成二維邏輯陣列，內(nèi)部信號的互連是通過行、列快速互連通道和LAB局部互連通道實現(xiàn)的。第八頁，共33頁。４．其他結(jié)構(gòu)形式(1)大塊結(jié)構(gòu)邏輯圖全局布線區(qū)GRP可將所有器件內(nèi)的邏輯連接起來，并提供固定的傳輸延遲時間，以實現(xiàn)時序與器件內(nèi)部邏輯布線無關(guān)的設(shè)計。通用邏輯塊GLB由與陣列、乘積項共享陣列和邏輯宏單元構(gòu)成。每個GLB相當(dāng)于一個GAL器件，可編程為5種工作模式，并具有乘積項共享功能。輸入/輸出單元IOC可編程為輸入、輸出和雙向模式。輸出布線區(qū)ORP是介于GLB和IOC之間的可編程互連陣列，以連接GLB輸出到I/O單元。第九頁，共33頁。時鐘發(fā)生器I/0單元輸出開關(guān)矩陣輸入開關(guān)矩陣宏單元邏輯分配器與陣列時鐘發(fā)生器I/0單元輸出開關(guān)矩陣輸入開關(guān)矩陣宏單元邏輯分配器與陣列時鐘發(fā)生器I/0單元輸出開關(guān)矩陣輸入開關(guān)矩陣宏單元邏輯分配器與陣列時鐘發(fā)生器I/0單元輸出開關(guān)矩陣輸入開關(guān)矩陣宏單元邏輯分配器與陣列......中央開關(guān)矩陣時鐘GAL塊GAL塊圖8-3-8中央開關(guān)矩陣結(jié)構(gòu)(2)中央開關(guān)矩陣結(jié)構(gòu)中央開關(guān)矩陣結(jié)構(gòu)由多個GAL塊和一個中央可編程開關(guān)矩陣互連而成。接收所有來自專用輸入和輸入到中央開關(guān)矩陣的信號，并將它們送到各GAL塊。第十頁，共33頁。圖8-3-9

XC7354的基本結(jié)構(gòu)UIMFFB1輸出9129FB6219I/O模塊318FB52193FFB2輸出9129FB3219I/O模塊318FB42193快速輸入12128.3.4

典型器件及應(yīng)用舉例（一）XC7354器件１．基本結(jié)構(gòu)XC7354屬于通用互連陣列UIM結(jié)構(gòu)型器件。由4個高集成度功能模塊FB和2個快速功能模塊FFB構(gòu)成，模塊之間通過通用互連矩陣UIM連接。第十一頁，共33頁。1295&≥1&12C11DQ2快速時鐘全局高速

輸出使能前面宏單元

的乘積和與陣列乘積項

控制后面宏單元

的乘積和每個宏單元

5個獨享乘積項寄存器

透明控制9個宏單元之一反饋到UIM從引出端反饋到UIM9個來自FFB

宏單元的反饋24個來自

UIM的輸入12個快速輸入圖8-3-10

XC7354快速功能模塊FFB原理圖S/R(1)快速功能模塊（FFB）24個輸入，每個輸入可從三種輸入信號中選擇。共45個乘積項，每5個驅(qū)動1個宏單元，其中4個經(jīng)或非運算作為觸發(fā)器輸入，第5個作為S/R信號。第十二頁，共33頁。1≥1&≥1&1C1QC11D/1TQ1D/1T宏單元N+1S/R宏單元N快速時鐘來自前面宏單元單個乘積項輸出可提供8～36個

乘積項和輸出圖8-3-11快速功能模塊乘積項的擴展每個宏單元的乘積項或門可以利用快速功能模塊的乘積項分配電路被擴展，提供乘積項分配的靈活性。將乘積項的和分配到相鄰宏單元，相當(dāng)于使乘積項的或門擴展了4個輸入，因此最多可實現(xiàn)36個乘積項的復(fù)雜邏輯電路。第十三頁，共33頁。(2)高集成度功能模塊（FB）邏輯圖FB采用GAL型結(jié)構(gòu)，帶有可編程乘積項陣列和可編程多個宏單元。各FB通過UIM連接，每個FB可以從UIM接收21個信號，還可以從快速外輸入引出端得到3個信號。每個FB包含9個宏單元，每個宏單元包括5個獨享乘積項。每個模塊中還有12個共享乘積項，可以被模塊中的任意1個或9個宏單元使用。算術(shù)邏輯單元ALU的輸出驅(qū)動一個可編程D觸發(fā)器，其時鐘源是可編程的。宏單元的輸出除驅(qū)動器件的輸出緩沖器外，還可反饋作為UIM的輸入。第十四頁，共33頁。圖8-3-13

ALU原理圖=1≥1函數(shù)

發(fā)生器&D1D2&進位鏈控制進位輸入去宏單元

觸發(fā)器進位輸出乘積項

和D1乘積項

和D2或非或與非與反輸入反輸入原輸入原輸入或非或與非與異或非異或邏輯功能邏輯功能表8-3-2

2輸入函數(shù)發(fā)生器邏輯功能ALU有兩種編程模式，即邏輯編程模式和算術(shù)編程模式。在邏輯編程模式中，ALU是一個2輸入函數(shù)發(fā)生器，產(chǎn)生任何2輸入的邏輯函數(shù)；在算術(shù)編程模式中，ALU可被編程為一個具有超前進位的全加器，產(chǎn)生2輸入的算術(shù)和或算術(shù)差。超前進位可以在相鄰宏單元傳遞，甚至可以跨越FB傳遞。第十五頁，共33頁。(3)通用互連矩陣（UIM）UIM從每個宏單元的輸出端、I/O引出端和專用輸入引出端上輸入信號，通過無限制的交叉開關(guān)對FB產(chǎn)生21個輸出，對FFB產(chǎn)生24個輸出。各UIM輸入可通過編程連接到任何UIM的輸出，信號通過UIM的延遲是固定的，與UIM內(nèi)部的布線、扇入和扇出無關(guān)。(4)I/O模塊邏輯圖宏單元直接通過三態(tài)輸出緩沖器驅(qū)動輸出，每個三態(tài)緩沖器由OE乘積項單獨控制。兩個專用快速使能信號可用來代替OE乘積項或同OE乘積項一起控制輸出。每個器件信號輸入可以被設(shè)置為直通模式、鎖存模式和寄存模式。第十六頁，共33頁。２．應(yīng)用舉例例8-4用XC7354器件實現(xiàn)一個4位超前進位加法器。圖8-3-15

4位超前進位加法器的ALU配置D1D2CinCoutFA0B0D1D2CinCoutFA1B1D1D2CinCoutFA2B2D1D2CinCoutFA3B3宏單元1

寄存器S0宏單元2

寄存器S1宏單元3

寄存器S2宏單元4

寄存器S3宏單元5

寄存器Sout4位

超前

進位

加法器A0B0A1B1A2B2A3B3CinS0S1S2S3Cout

解使用XC7354中一個FB中相鄰的5個宏單元，即可實現(xiàn)4位超前進位加法器。第十七頁，共33頁。（二）EPF10K20器件１．基本結(jié)構(gòu)EPF10K20器件采用SRAM制造工藝和靈活邏輯單元陣列FLEX結(jié)構(gòu)，主要由嵌入陣列塊(EAB)、邏輯陣列塊(LAB)、邏輯單元(LE)、I/O單元(IOE)和行、列快速互連通道構(gòu)成。EPF10K20帶有6個EAB、144個LAB和1152個邏輯單元，最大I/O數(shù)目為189，嵌入陣列塊EAB可提供12288位存儲器。EPF10K20還包含6個專用輸入引出端，可用于高速全局控制信號。(1)邏輯單元（LE）邏輯單元LE（LogicElement）是EPF10K20結(jié)構(gòu)中最小的邏輯單位。第十八頁，共33頁。查找表

LUT進位鏈級聯(lián)鏈置位/復(fù)位

邏輯≥1DATA1DATA2DATA3DATA4進位輸入級聯(lián)輸入可編程觸發(fā)器PRn1DC1ENACLRnQ到快速

互聯(lián)通道到LAB局部

互聯(lián)通道時鐘選擇進位輸出級聯(lián)輸出LABCTRL1LABCTRL2全局復(fù)位LABCTRL3LABCTRL4圖8-3-16

EPF10K20邏輯單元每個LE含有一個4輸入查找表LUT，能快速產(chǎn)生4變量的任意邏輯函數(shù)輸出。LE還包括一個帶同步使能的可編程觸發(fā)器和一個進位鏈、一個級聯(lián)鏈。LE產(chǎn)生兩個輸出，可獨立進行控制。第十九頁，共33頁?！?4輸入

LUT圖8-3-17

EPF10K20邏輯單元正常工作模式&●1DC1ENAQ到快速

互聯(lián)通道到局部

互聯(lián)通道級聯(lián)輸入進位輸入DATA1DATA2DATA3DATA4級聯(lián)輸出進位鏈和級聯(lián)鏈可連接鄰近的LE而不占用局部互連通道。進位鏈適用于實現(xiàn)高速計數(shù)器和加法器，級聯(lián)鏈可實現(xiàn)最小時延的多輸出邏輯函數(shù)。EPF10K20邏輯單元有4種工作模式，即正常模式、運算模式、加/減計數(shù)模式和可清除的計數(shù)模式，每種模式對LE資源的使用不同。第二十頁，共33頁。00000140011103110010201010011000000CP表8-3-3

五進制計數(shù)器狀態(tài)轉(zhuǎn)移表例8-5用查找表LUT結(jié)構(gòu)實現(xiàn)一個五進制計數(shù)器。

解用當(dāng)前狀態(tài)作為地址碼，輸出寄存器作為地址寄存器，采用查找表LUT實現(xiàn)五進制計數(shù)器結(jié)構(gòu)如下：輸出

寄存器LUT1LUT2LUT3000001010011100D1D2D3地址碼001010011100000地址碼表圖8-3-18

LUT實現(xiàn)五進制計數(shù)器結(jié)構(gòu)圖第二十一頁，共33頁。4LE14LE24LE34LE44LE54LE64LE74LE882446222248164816LAB

局部互連LAB

控制信號進位輸出

級聯(lián)輸出列互連列到

行互連直接輸入和全局信號行互連圖8-3-19

EPF10K20邏輯陣列塊LAB(2)邏輯陣列塊（LAB）一個LAB包括8個LE、與相鄰LAB相連的進位鏈和級聯(lián)鏈、LAB控制信號以及LAB局部互連通道。進位輸入

級聯(lián)輸入第二十二頁，共33頁。(3)嵌入陣列塊（EAB）邏輯圖EAB是由輸入和輸出端帶有寄存器的片內(nèi)RAM/ROM構(gòu)成。EAB相當(dāng)于一個大規(guī)模的查找表，可編程快速實現(xiàn)多位數(shù)字乘法器、數(shù)字濾波器和微控制器等復(fù)雜邏輯功能，比一般外存儲器具有更大的靈活性。每個EAB的輸入與行互連通道相連，EAB輸出驅(qū)動行互連通道或列互連通道，未使用的行互連通道可由列互連通道驅(qū)動。２．應(yīng)用舉例例8-6采用EPF10K20器件的進位鏈結(jié)構(gòu)，實現(xiàn)n位超前進位加法器。第二十三頁，共33頁。LUT進位鏈A1B1寄存器S1LUT進位鏈A2B2寄存器S2LE1LE2進位輸入LUT進位鏈AnBn寄存器SnLUT進位鏈寄存器進位

輸出LEnLEn+1…圖8-3-21

EPF10K20進位鏈邏輯關(guān)系示例

解采用n+1個LE實現(xiàn)n位全加器的進位鏈邏輯關(guān)系。

n個LUT產(chǎn)生兩個輸入信號Ai、Bi和進位信號的和，并將和送到LE的輸出端；同時進位鏈產(chǎn)生一個進位信號，直接送到高1位的進位輸入端。最后的進位信號接到一個LE，產(chǎn)生一個n位加法器的進位輸出信號。第二十四頁，共33頁。256×8RAM256×8RAM256×16RAM512×4RAM512×4RAM512×8RAM(a)(b)圖8-3-22

EAB存儲器組合配置示例例8-7用EPF10K20器件的EAB存儲器配置一個256×16和512×8的RAM。

解EPF10K20器件中每個EAB片內(nèi)存儲器有2048位，共有6個EAB，最大可提供2048×6=12288位RAM。每個EAB可配置成4種基本結(jié)構(gòu)，即256×8、512×4、1024×2或2048×1。第二十五頁，共33頁。CPLD的主要性能特點：(1)可進行多次編程、改寫和擦除。(2)具有高密度、高速度、高可靠性和低功耗的特點。(3)I/O端數(shù)和內(nèi)含觸發(fā)器可多達數(shù)百個，集成度高。(4)有靈活多樣的邏輯結(jié)構(gòu)，可滿足各種數(shù)字電路系統(tǒng)設(shè)計的需要。(5)內(nèi)部時間延遲與器件結(jié)構(gòu)和邏輯連接無關(guān)，各模塊之間提供了固定延時的快速互連通道，可預(yù)測時間延遲，易于消除競爭冒險現(xiàn)象。(6)對于采用SRAM工藝的CPLD，需要進行數(shù)據(jù)配置才可以完成設(shè)計要求的功能，斷電后，配置數(shù)據(jù)自動消失。(7)有多位加密位，可杜絕編程數(shù)據(jù)的非法抄襲。第二十六頁，共33頁。&≥1···從其他輸入及反饋端來圖8-3-1共享相鄰乘積項和的結(jié)構(gòu)&&&≥1宏單元n-1&≥1&&&&≥1&&&&≥1&&&至n-1宏單元≥1至n+1宏單元選通開關(guān)≥1宏單元n宏單元n+1····返回第二十七頁，共33頁。PIALAB

BI/O

控制塊I/O

引出端...LAB

DI/O

控制塊I/O

引出端...LAB

AI/O

控制塊I/O

引出端...LAB

CI/O

控制塊I/O

引出端...............輸入/全局時鐘輸入/使能/全局時鐘輸入/使能輸入/全局復(fù)位圖8-3-5多陣列矩陣MAX結(jié)構(gòu)返回第二十八頁，共33頁。EABEABIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE...IOEIOE...IOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOEIOE...IOEIOE...