數(shù)字可編程邏輯器件

數(shù)字可編程邏輯器件第1頁，共67頁，2023年，2月20日，星期六第八章可編程邏輯器件8.1概述 8.2現(xiàn)場可編程邏輯陣列（FPLA）8.3可編程陣列邏輯（PAL）

8.4通用陣列邏輯（GAL）8.5可擦除的可編程邏輯器件（EPLD）8.6現(xiàn)場可編程門陣列（FPGA）8.7PLD的編程（無圖）8.8在系統(tǒng)可編程邏輯器件（ISP－PLD）返回第2頁，共67頁，2023年，2月20日，星期六8.1概述圖8.1.1PLD電路中門電路的慣用畫法（a）與門（b）輸出恒等于0的與門（c）或門（d）互補(bǔ)輸出的緩沖器（e）三態(tài)輸出的緩沖器返回第3頁，共67頁，2023年，2月20日，星期六圖8.1.1PLD電路中門電路的慣用畫法

（a）與門（b）輸出恒等于0的與門（c）或門

（d）互補(bǔ)輸出的緩沖器（e）三態(tài)輸出的緩沖器第4頁，共67頁，2023年，2月20日，星期六未連接可編程連接固定連接第5頁，共67頁，2023年，2月20日，星期六第6頁，共67頁，2023年，2月20日，星期六8.2現(xiàn)場可編程邏輯陣列（FPLA）圖8.2.1FPLA的基本電路結(jié)構(gòu)圖8.2.2FPLA的異或輸出結(jié)構(gòu)圖8.2.3時(shí)序邏輯型FPLA的電路結(jié)構(gòu)返回第7頁，共67頁，2023年，2月20日，星期六圖8.2.1FPLA的基本電路結(jié)構(gòu)返回第8頁，共67頁，2023年，2月20日，星期六圖8.2.2FPLA的異或輸出結(jié)構(gòu)返回第9頁，共67頁，2023年，2月20日，星期六圖8.2.3時(shí)序邏輯型FPLA的電路結(jié)構(gòu)返回第10頁，共67頁，2023年，2月20日，星期六8.3可編程陣列邏輯（PAL）圖8.3.1PAL器件的基本電路結(jié)構(gòu)圖8.3.2編程后的PAL電路圖8.3.3具有互補(bǔ)輸出的專用輸出結(jié)構(gòu)圖8.3.4PAL的可編程輸入/輸出結(jié)構(gòu)圖8.3.5帶有異或門的可編程輸入/輸出結(jié)構(gòu)圖8.3.6PAL的寄存器輸出結(jié)構(gòu)圖8.3.7PAL的異或輸出結(jié)構(gòu)圖8.3.8PAL的運(yùn)算選通反饋結(jié)構(gòu)圖8.3.9產(chǎn)生16種算術(shù)、邏輯運(yùn)算的編程情況圖8.3.10PAL14H4按式〔8.3.2〕編程后的邏輯圖圖8.3.11例8.3.2輸出狀態(tài)的卡諾圖圖8.3.12例8.3.2中編程后的PAL16R4的邏輯圖返回第11頁，共67頁，2023年，2月20日，星期六圖8.3.1PAL器件的基本電路結(jié)構(gòu)返回第12頁，共67頁，2023年，2月20日，星期六圖8.3.2編程后的PAL電路返回第13頁，共67頁，2023年，2月20日，星期六圖8.3.3具有互補(bǔ)輸出的專用輸出結(jié)構(gòu)返回第14頁，共67頁，2023年，2月20日，星期六圖8.3.4PAL的可編程輸入/輸出結(jié)構(gòu)返回第15頁，共67頁，2023年，2月20日，星期六圖8.3.5帶有異或門的可編程

輸入/輸出結(jié)構(gòu)返回第16頁，共67頁，2023年，2月20日，星期六圖8.3.6PAL的寄存器輸出結(jié)構(gòu)返回第17頁，共67頁，2023年，2月20日，星期六圖8.3.7PAL的異或輸出結(jié)構(gòu)返回第18頁，共67頁，2023年，2月20日，星期六圖8.3.8PAL的運(yùn)算選通反饋結(jié)構(gòu)返回第19頁，共67頁，2023年，2月20日，星期六圖8.3.9產(chǎn)生16種算術(shù)、邏輯運(yùn)算的編程情況返回第20頁，共67頁，2023年，2月20日，星期六圖8.3.10PAL14H4按式〔8.3.2〕編程后的邏輯圖返回第21頁，共67頁，2023年，2月20日，星期六圖8.3.11例8.3.2輸出狀態(tài)的卡諾圖返回第22頁，共67頁，2023年，2月20日，星期六圖8.3.12例8.3.2中編程后的PAL16R4的邏輯圖返回第23頁，共67頁，2023年，2月20日，星期六8.4通用陣列邏輯（GAL）圖8.4.1GAL16V8的電路結(jié)構(gòu)圖圖8.4.2由3個(gè)編程單元構(gòu)成的與門圖8.4.3GAL16V8編程單元的地址分配圖8.4.4OLMC的結(jié)構(gòu)框圖圖8.4.5GAL16V8結(jié)構(gòu)控制字的組成圖8.4.6OLMC5種工作模式下的簡化電路（圖中NC表示不連接）（a）專用輸入模式（b）專用組合輸出模式（c）反饋組合輸出模式（d）時(shí)序電路中的組合輸出模式（e）寄存器輸出模式圖8.4.7GAL的輸入緩沖器電路圖8.4.8GAL的輸出緩沖器電路圖8.4.9GAL的靜態(tài)輸出特性（a）輸出為高電平時(shí)（b）輸出為低電平時(shí)返回第24頁，共67頁，2023年，2月20日，星期六圖8.4.1GAL16V8的電路結(jié)構(gòu)圖返回第25頁，共67頁，2023年，2月20日，星期六圖8.4.2由3個(gè)編程單元構(gòu)成的與門返回第26頁，共67頁，2023年，2月20日，星期六圖8.4.3GAL16V8編程單元的地址分配返回第27頁，共67頁，2023年，2月20日，星期六圖8.4.4OLMC的結(jié)構(gòu)框圖返回第28頁，共67頁，2023年，2月20日，星期六圖8.4.5GAL16V8結(jié)構(gòu)控制字的組成返回第29頁，共67頁，2023年，2月20日，星期六圖8.4.6

OLMC5種工作模式下的簡化電路（圖中NC表示不連接）

（a）專用輸入模式（b）專用組合輸出模式（c）反饋組合輸出模式

（d）時(shí)序電路中的組合輸出模式（e）寄存器輸出模式返回第30頁，共67頁，2023年，2月20日，星期六圖8.4.7GAL的輸入緩沖器電路返回第31頁，共67頁，2023年，2月20日，星期六圖8.4.8GAL的輸出緩沖器電路返回第32頁，共67頁，2023年，2月20日，星期六圖8.4.9GAL的靜態(tài)輸出特性

（a）輸出為高電平時(shí)（b）輸出為低電平時(shí)返回第33頁，共67頁，2023年，2月20日，星期六8.5可擦除的可編程邏輯器件（EPLD）圖8.5.1AT22V10的電路結(jié)構(gòu)框圖圖8.5.2每組乘積項(xiàng)分為兩部分的可編程結(jié)構(gòu)圖8.5.3與－或邏輯陣列的乘積項(xiàng)共享結(jié)構(gòu)圖8.5.4AT22V10的OLMC電路結(jié)構(gòu)圖圖8.5.5ATV750的OLMC電路結(jié)構(gòu)圖返回第34頁，共67頁，2023年，2月20日，星期六圖8.5.1AT22V10的電路結(jié)構(gòu)框圖返回第35頁，共67頁，2023年，2月20日，星期六圖8.5.2每組乘積項(xiàng)分為兩部分的可編程結(jié)構(gòu)返回第36頁，共67頁，2023年，2月20日，星期六圖8.5.3與－或邏輯陣列的乘積項(xiàng)共享結(jié)構(gòu)返回第37頁，共67頁，2023年，2月20日，星期六圖8.5.4AT22V10的OLMC電路結(jié)構(gòu)圖返回第38頁，共67頁，2023年，2月20日，星期六圖8.5.5ATV750的OLMC電路結(jié)構(gòu)圖返回第39頁，共67頁，2023年，2月20日，星期六8.6現(xiàn)場可編程門陣列（FPGA）圖8.6.1FPGA的基本結(jié)構(gòu)框圖圖8.6.2FPGA內(nèi)靜態(tài)存儲(chǔ)器的存儲(chǔ)單元圖8.6.3XC2064的IOB電路圖8.6.4XC2064的CLB電路圖8.6.5XC2064中CLB的3種組態(tài)（a）四變量任意函數(shù)（b）兩個(gè)三變量任意函數(shù)（c）五變量邏輯函數(shù)圖8.6.6二變量通用邏輯模塊的原理圖圖8.6.7XC2064中CLB的存儲(chǔ)電路圖8.6.8FPGA內(nèi)部的互連資源圖8.6.9開關(guān)矩陣和可編程連接點(diǎn)圖8.6.10利用水平和垂直通用連線和開關(guān)矩陣實(shí)現(xiàn)連接圖8.6.11用直接連線實(shí)現(xiàn)連接圖8.6.12XC2064的主并裝載模式（a）電路接法（b）寫入數(shù)據(jù)的時(shí)序圖圖8.6.13石英晶體振蕩器電路圖8.6.14裝載過程的流程圖返回第40頁，共67頁，2023年，2月20日，星期六圖8.6.1FPGA的基本結(jié)構(gòu)框圖返回第41頁，共67頁，2023年，2月20日，星期六圖8.6.2FPGA內(nèi)靜態(tài)存儲(chǔ)器的存儲(chǔ)單元返回第42頁，共67頁，2023年，2月20日，星期六圖8.6.3XC2064的IOB電路返回第43頁，共67頁，2023年，2月20日，星期六圖8.6.4XC2064的CLB電路返回第44頁，共67頁，2023年，2月20日，星期六圖8.6.5XC2064中CLB的3種組態(tài)

（a）四變量任意函數(shù)（b）兩個(gè)三變量任意函數(shù)（c）五變量邏輯函數(shù)返回第45頁，共67頁，2023年，2月20日，星期六圖8.6.6二變量通用邏輯模塊的原理圖返回第46頁，共67頁，2023年，2月20日，星期六圖8.6.7XC2064中CLB的存儲(chǔ)電路返回第47頁，共67頁，2023年，2月20日，星期六圖8.6.8FPGA內(nèi)部的互連資源返回第48頁，共67頁，2023年，2月20日，星期六圖8.6.9開關(guān)矩陣和可編程連接點(diǎn)返回第49頁，共67頁，2023年，2月20日，星期六圖8.6.10利用水平和垂直通用連線和開關(guān)矩陣實(shí)現(xiàn)連接返回第50頁，共67頁，2023年，2月20日，星期六圖8.6.11用直接連線實(shí)現(xiàn)連接返回第51頁，共67頁，2023年，2月20日，星期六圖8.6.12XC2064的主并裝載模式

（a）電路接法（b）寫入數(shù)據(jù)的時(shí)序圖返回第52頁，共67頁，2023年，2月20日，星期六圖8.6.13石英晶體振蕩器電路返回第53頁，共67頁，2023年，2月20日，星期六圖8.6.14裝載過程的流程圖返回第54頁，共67頁，2023年，2月20日，星期六8.8在系統(tǒng)可編程邏輯器件（ISP－PLD）圖8.8.1ispGAL16z8的電路結(jié)構(gòu)框圖圖8.8.2ispGAL16z8編程操作流程圖圖8.8.3ispLSI1032的電路結(jié)構(gòu)框圖圖8.8.4ispLSI1032的邏輯功能劃分框圖圖8.8.5通用邏輯模塊（GLB）的電路結(jié)構(gòu)圖8.8.6GLB的其它幾種組態(tài)模式（a）高速旁路模式（b）異或邏輯模式（c）單乘積項(xiàng)模式圖8.8.7輸入/輸出單元（IOC）的電路結(jié)構(gòu)圖8.8.8IOC的各種組態(tài)圖8.8.9ispLSI器件的編程接口圖8.8.10ispGDS22的結(jié)構(gòu)框圖圖8.8.11ispGDS22的輸入/輸出單元（IOC）返回第55頁，共67頁，2023年，2月20日，星期六圖8.8.1ispGAL16z8的電路結(jié)構(gòu)框圖返回第56頁，共67頁，2023年，2月20日，星期六圖8.8.2ispGAL16z8編程操作流程圖返回第57頁，共67頁，2023年，2月20日，星期六圖8.8.3ispLSI1032的電路結(jié)構(gòu)框圖返回第58頁，共67頁，2023年，2月20日，星期六圖8.8.4ispLSI1032的邏輯功能劃分框圖返回第59頁，共67頁，2023年，2月20日，星期六第60頁，共67頁，2023年，2月20日，星期六圖8.8.5通用邏輯模塊（GLB）的電路結(jié)構(gòu)返回第61頁，共67頁，2023年，2月20日，星期六圖8.8.6GLB的其它幾種組態(tài)模式

（a）高速旁路模式（b）異或邏輯模式（c）單乘積項(xiàng)模式返回第62頁，共67頁，2023年，2月20日，星期六圖8.8.7