數(shù)字設計 第七章 時序邏輯設計原理

Chapter7

sequentiallogicdesignprinciplesstate,statevariablelatches,flip-flopsanalysissynthesissequentialcircuitCombinationalLogicStorageElementsInputsOutputsStateNextStatetheoutputsdependnotonlyonitscurrentinputs,butalsoonthepastsequenceoftime,possiblyarbitrarilyfarbackintime.Someimportantconceptsstateandstatevariable

state:collectionofstatevariable,containalltheinformationaboutthepastnecessarytoaccountforthecircuit’sfuturebehavior.

statevariable:thesymbolrepresentationofstate.finite-statemachinethestatesofasequentialcircuitisalwaysfinite.nstatevariables2npossiblestatesSomeimportantconceptsclockaclocksignalisasignalusedtocoordinatetheactionsoftwoormoresequentialunits.clockedsynchronousstatemachineallmemoryofthesequentialcircuitchangesonlyonaclockedgeorsignallevel.coordinatebysignallevelHLcoordinatebysignalrisingedgeorfallingedge7.1BistableElementOutputvariable：Q，Q_L，且Q_L=Q’Twostablestate:

Q=0、Q_L=1Q=1、Q_L=0feedback12QisthestatevariableanalysiswithtransfercharacteristicVOUT=T(VIN)VO1=VI2VI1=VO2stablemetastablestableINV1INV2VINVOUT7.2LatchesandFlip_FlopsbasicbuildingblockbeclassifiedasS-R、D、T、J-Ktypesdefinition:latch：watchesthecircuit’sinputscontinuouslyandcanchangestheoutputsatanytime.flip-flops：samplesthecircuit’sinputsandchangestheoutputonlywhenaclockingsignalischanging.1、S—RLatchesS-RlatchbuiltwithNORgatesQ=QN’=Q_L’holdresetsetforbidden12thestoredbitispresentontheoutputQ.SRQQ_L00LastQlastQ_L010110101100SandR:activehighsignalFunctiontable進入亞穩(wěn)態(tài)(2)symbolandcharacteristicequationSRQQQSRQ*000000100101011d100110101101111dS=R=1,restrictedcombination

characteristicequationforS-Rlatch:Q*=S+R’Q（S·R=0）currentstatenextstate(3)minimumpulsewidththetimeofactivelevelofSorRmustbekeepinglongerthanminimumpulsewidth,pagationdelayisexistwhenatransitiononSorRinputproduceatransitiononanoutputsignal.S2、S-RlatchbuiltwithNANDgatesS_LR_LQQ_L00110110100111LastQlastQ_LS_L、R_L:activelowsignalsS_LR_LQ_LQSRQQholdresetsetforbidden3、S-RlatchwithenableSCRQQmetastablestillexistforbidden4、Dlatch保持RScharacteristicequation

Q*=D（C=1）transferdatatransparentlyDCQQwhenC=0，thedataislatchedonQ.timingdiagramdatatransfereddatalatchedifDchangesduringthetholdandtsetup,theoutputmaybecomemetastable.5、Edge-TriggeredDFlip-FlopsEdge-Triggered：outputofflip-flopchangesontheclocksignal’srisingedgeorfallingedge.positiveedge

（risingedge）negativeedge

（fallingedge）CLOCKpositive-edge-triggeredDflip-flopmaster-slavestructureCLK=0，QM=D，USholdlastQ；Attheclock’srisingedge,USenable，UMholdlastQM，Q=QM；CLK=1，UMholdlastQM，soQholdlastQ。UMUSOnlyattherisingedgeofclocksignal,DinputcouldbetransferredtoQoutput.Dynamic-inputindicator,meaningedge-triggered.OthersDCLKQQCLRPRPR_L:presetCLR:clearNegative-edge-triggeredDflip-flopedge-triggeredDflip-flopwithasynchronousinputsAsynchronousinputs:forcetheoutputtogointoacertainstatewithignoringthetriggeringedgeofclock.6、edge-triggeredDflop-flopwithenablecharacteristicequation

：Q*=EN·D+EN’·QDENCLKQQ_L01011110×0lastQlastQ_L××0lastQlastQ_L××1lastQlastQ_LfrequencydividerwithDf-fsinput(frequency,fin)output(frequency,fout)divide-by-2dividerDQQCLK7、scanflip-flopTE=1，testoperationmode，f-fstakeTIdata.TE=0，normalDf-f-s，takeDdata.DCLKQQTITENormalinputTestenableTestinput8、master/slaveS-R觸發(fā)器Q*=S+R’Q（S·R=0）C=1,masterlatchfollowstheS-Rinput;Cgoesto0,Qoutputthefinallatchedvalueofmasterlatch.Itisnotedge-triggeredf-fs,butpulse-triggered.SCRQQSCRQQSRCQQ_LQMQM_LMasterSlaveSCRQQCSRQMQM_LQQ_LTimingdiagramofS-Rf-fs9.master/slaveJ-Kflip-flopstuctureJKCQQ_LfeedbackSCRQQSCRQQQMQM_LSMRMC=1，masterlatchfollowtheinput;Cgoesto0,Qoutput(slavelatch)thefinallatchvalue.MasterSlaveJKflip-floptimingdiagramJKCQQ_LfeaturesJKCQQ_L××0lastQlastQ_L00lastQlastQ_L0101101011lastQ_LlastQresetsettoggleholdPulse-triggeredf-f-sJCKQQCharacteristicequations

：Q*=JQ’+K’QEliminatethepossiblemetastablewhichexistintheS-Rf-fs(restrictedinput,S=R=1).But,1scatchingand0scatchingareexist.hold1scatchingC=1，當上次Q=0，當前JK=0×時，若J有1的出現(xiàn)，觸發(fā)器會捕捉到這一變化，置Q=1。以后，J有1到0的變化，電路不會響應。0scatching當上次Q=1，當前JK=×0時，若K有1的出現(xiàn)，觸發(fā)器會捕捉到這一變化，置Q=0。以后，K有1到0的變化，電路不會響應。10、Edge-triggeredJ-KFlip-Flopsampletheinputsandchangetheoutputstateattheedgeofclock。characteristicequations：Q*=JQ’+K’Q

eliminatethe“1scatching”and“0scatching”.JCLKKQQJCLKKQQ11、TFlip-FlopT:togglefunctionaltableCLKTQQ*1011100×保持symbolTQQCLKcharacteristicequation：Q*=TQ’+T’QImplementationContributebyDorJ-Kf-fs.JCLKKQQCLKQ_LQTQ_LCLKQDCLKQQTTFlip-FlopwithenableEN=1，normalTflip-flop;EN=0，holdthelastvalueENQQTCLKsummary:latchesandflip-flopslabelbystructure：latches：S-R、Dlatchesflip-flops：S-R、D、J-K、Tflip-flopslabelbytriggeringform：pulse-triggered、edge-triggeredonelatchorflip-flopisastorageelements,whichcanstoreonebit(0or1).italsoactasastatevariable,andmorestorageelementscanbecombinedtostoremorebitswhichusedtomemorystatesinsequentialcircuit.summary:characteristicequationS-RlatchDlatchDflip-flopDflip-flopwithenableM/SS-Rflip-flopM/SJ-Kflip-flopedge-triggeredJ-Kflip-flopTflip-flopQ*=S+R’·Q（S·R=0）Q*=DQ*=DQ*=EN·D+EN’·QQ*=S+R’·Q（S·R=0）Q*=J·Q’+K’·QQ*=J·Q’+K’·QQ*=TQ’+T’Q7.3clockedsynchronousstate-machineanalysisemphases：Basicstructure—MealymachineandMooremachine.understandactionofeachmoduleandtheirequations,tables.analysiswithDf-fs1、stucture（1）MealymachineNext-statelogic

F

statememory

clockOutputlogic

GinputsexcitationCurrentstateoutputsClocksignalconstructbyanalogcircuit,theoutputsignalistheexcitationinputofstorageelement.nextstate=

F(currentstate,input)constructbyflip-flops,canstore2nstateatmostconstructbyanalogcircuit,output=

G(currentstate,input)返回（2）MooremachineNext-statelogic

F

statememory

clockOutputlogic

GPS:

output=G(currentstate)inputsClocksignalexcitationCurrentstateoutputs2.analysisexamplestatevariable：Q0、Q1excitation：D0、D1output：MAXD0=F（EN，Q1，Q0）=[(EN·Q0’)’]’+[(EN’·Q0)’]’=EN·Q0’+EN’·QOD1=F（EN，Q1，Q0）=EN’·Q1+EN·Q1’·Q0+EN·Q1·Q0’excitationequationCharacteristicequationofDf-fs：Q*=DTransitionequation：Q1*=D1=EN’·Q1+EN·Q1’·Q0+EN·Q1·Q0’Q0*=D0=EN·Q0’+EN’·QOtransitionequationTransitiontableandstatetableQ1Q0EN01000001010110101011111100Q1*Q0*Transitionequation

：Q1*=EN’·Q1+EN·Q1’·Q0+EN·Q1·Q0’Q0*=EN·Q0’+EN’·QOCurrentstateSEN01AABBBCCCDDDAS*TransitiontableStatetableAssignstatenametoeachstate:Q1Q0S

00A

01B

10C

11DCurrentstateinputNextstateMAX=EN·Q1·Q0OutputequationENMAXQ1Q0EN010000，001，00101，010，01010，011，01111，000，1Q1*Q0*，MAXSEN01AA，0B，0BB，0C，0CC，0D，0DD，0A，1S*，MAXTransition/outputtablestate/outputtableTransition/outputtable,state/outputtableADCBSEN01AA，0B，0BB，0C，0CC，0D，0DD，0A，1S*，MAXEN=0MAX=0EN=1MAX=0EN=0MAX=0EN=1MAX=0EN=0MAX=0EN=1MAX=0EN=0MAX=0EN=1MAX=1ShowthetransitiondirectionofcurrentstateStatediagramQ1Q0Statevariablecombinationcanbewriteinthecircledirectly.00111001EN=0MAX=0EN=1MAX=0EN=0MAX=0EN=1MAX=0EN=0MAX=0EN=1MAX=0EN=0MAX=0EN=1MAX=1注意：有限狀態(tài)機的時序分析必須以時鐘周期為單位依序進行。TimingdiagramAnalysisofMooremachingexcitationequationandtransitionequationarechangelessMAXS=Q1·Q0Q1Q0ENMAXS

010000010010110010101101111001Q1*Q0*

（次態(tài)）SENMAXS01AAB0BBC0CCD0DDA1S*transitiontableindependentofinputvaluesstatetableA

MAXS=0D

MAXS=1C

MAXS=0B

MAXS=0EN=0EN=1EN=0EN=1EN=0EN=1EN=0EN=1showoutputvalueinsidethecirclestatediagram例1、2的時序對比分析statetransitionfeaturetransitionexpressiononarcsleavingaparticularstatemustbemutuallyexclusiveandallinclusive.Notwotransitionexpressionscanequal1forthesameinputcombination;Foreverypossibleinputcombination,sometransitionexpressionmustequal1.S1I1SiS1SnIiIntransitionexpression……3、analysiswithJ-Kflip-flops(1)excitationequation：J0=K0=1J1=K1=X⊕Q0(2)transitionequation:Q0*=J0·Q0’+K0’·Q0=Q0’Q1*=J1·Q1’+K1’·Q1

=X⊕Q0⊕Q1CP1XJ0K0J1K1Q0Q1ZJCLKKQQJCLKKQQ(3)outputequation：Z=Q0·Q1XZQ1Q0010001110011000010110101100101Q1*Q0*(4)transition/outputtableandstate/outputtableXZS01ABD0BCA0CDB0DAC1S*assignstatename：Q1Q0S

00A

01B

10C

11DA

Z=0D

Z=1C

Z=0B

Z=0X=1X=0XX’XX’XX’statediagramCPtimingdiagramXQ1Q0ZExp3：analyzethefollowingcircuitTQQCLK

XCLKZ(1)excitationequation：T1=XT2=X·Q1T1T2Q1Q2(2)transitionequation：Q1*=T1·Q1’+T1’·Q1=X·Q1’+X’·Q1Q2*=T2·Q2’+T2’·Q2=X·Q1·Q1’+（X·Q1）’·Q1(3)outputequation：Z=X·Q1·Q2TQQCLK

7.4同步時序狀態(tài)機的設計提取輸入/輸出變量、狀態(tài)，構造狀態(tài)/輸出表最小化狀態(tài)的個數(shù)（可選）狀態(tài)賦值建立轉移/輸出表選擇一種觸發(fā)器構造激勵表由激勵表導出激勵方程由轉移/輸出表推導出輸出方程畫出邏輯電路圖Exp1:sequence-detectordesignDesigna“110”sequence-detector.whenserialinputbinarynumberincludecontinuous“110”sequence,thecircuitoutput1.synthsisbyDflip-flops.thatis

inputP：outputC：solution1：Mooremachine（1）inputandoutputvariableinput：P（每次給電路送一個二進制數(shù)碼）output：C（表明檢測的結果，1位）state：01100101110100001000000100firstinputExp1:sequence-detectordesign定義狀態(tài)：S0—收到的是0S1—收到的是1S2—收到連續(xù)的11S3—收到連續(xù)的11001100101110100001000000100P：C：目標：檢測110SPC01S0S0S10S1S0S20S2S3S20S3S0S11S*state/outputtable（2）最小化狀態(tài)的個數(shù)（3）狀態(tài)的分配（狀態(tài)的賦值）n個狀態(tài)變量2n個狀態(tài)。S個狀態(tài)需（？）個狀態(tài)變量（觸發(fā)器）來表達需要觸發(fā)器：m=2，令為Q0、Q1分配狀態(tài)變量組合給已命名的狀態(tài)：S：S0S1S2S3Q1Q0：00011011（4）建立轉移/輸出表用已賦值的狀態(tài)變量代替狀態(tài)/輸出表中的狀態(tài)名Q1Q0PC010000010010010010111001100011Q1*Q0*S0S1S2S3（5）選擇觸發(fā)器并構建激勵表（用于建立次態(tài)邏輯電路）此處選擇D觸發(fā)器Q1Q0PC010000010010010010111001100011D1D0QQ*D000011100111QDQ*000011100111功能表應用表激勵表應用方程：D=Q*代入轉移/輸出表（6）導出激勵方程：由激勵表，以Di的值作為輸出，Q1、Q0、P的值作為輸入，建立卡諾圖，推導激勵方程。10101000PQ1Q0Q1Q0D101011000PQ1Q0Q1Q0D0D1=Q1·Q0’+Q1’·Q0·PD0=Q1·Q0’·P+Q1’·Q0’·P+Q1·Q0·P（7）導出輸出方程從轉移/輸出表得C=Q1·Q0Q1Q0PC010000010010010010111001100011Q1*Q0*思考：若狀態(tài)賦值時，采用gray碼順序給各狀態(tài)賦值，則電路是怎樣的？解（二）：建立Mealy型的同步時序狀態(tài)機（1）定義狀態(tài)S0—收到的是0，C=0

S1—收到的是1，C=0S2—收到連續(xù)的11，C=0S3—收到連續(xù)的110，C=1（2）建立狀態(tài)/輸出表SP01S0S0，0S1，0S1S0，0S2，0S2S3，1S2，0S3S0，0S1，0S*，C（3）最小化狀態(tài)個數(shù)S0和S3是等價狀態(tài)，消去S3，得簡化的狀態(tài)/輸出表SP01S0S0，0S1，0S1S0，0S2，0S2S3，1S2，0S3S0，0S1，0S*，CS0（4）狀態(tài)的賦值

所需觸發(fā)器個數(shù)：

命名Q1、Q0

Q1Q0=00，01，10，11

S=S0，S1，S2

任選其中3個分配給已知狀態(tài)。如，

S0—00，S1—01，S2—11

Q1Q0=10，是未用狀態(tài)Q1Q0P010000，001，00100，011，01100，111，010？？Q1*Q0*，C建立轉移/輸出表對未用狀態(tài)的處理Q1Q0P010000，001，00100，011，01100，111，01000，000，0Q1*Q0*，CQ1Q0P010000，001，00100，011，01100，111，010dd，ddd，dQ1*Q0*，C①最小風險法②最小成本法（5）選觸發(fā)器并導出激勵表按最小成本法處理，觸發(fā)器選用J-K觸發(fā)器，QQ*JK000d011d10d111d0J-K觸發(fā)器的應用表Q1Q0P01000d,0d,00d,1d,0010d,d1,01d,d0,011d1,d1,1d0,d0,010dd,dd,ddd,dd,dJ1K1,J0K0,C激勵表（6）導出激勵方程J1=P·Q0K1=P’J0=PK0=P’（7）導出輸出方程C=Q1·P’課堂練習試寫出如下電路的激勵方程和轉移方程。U1A74LS74D1D21Q5~1Q6~1CLR11CLK3~1PR4U2B74LS74D1D21Q5~1Q6~1CLR11CLK3~1PR4U3A74LS08DU4B74LS08DU5A74LS32DU6B74LS32DU7A74LS386DU8B74LS386DQ1Q0YXD0D1CLKD1=X⊕Q0⊕Q1D0=X·Q0+Q1Q1*=D1Q0*=D0Y=X+Q1·Q0時鐘同步狀態(tài)機設計—狀態(tài)表設計設計問題：設計一個具有2個輸入（A和B）1個輸出（Z）的時鐘同步狀態(tài)機，Z為1的條件是：—在前2個脈沖觸發(fā)沿上，A的值相同；或者—從上一次第1個條件為真起，B的值一直為1。否則，輸出為0。（原文：DesignamachineinputsAandBwithoutputZthatis1if:AhadthesamevalueatthetwopreviousticksBhasbeen1sincethelasttimetheabovewastrue）1、確定電路可能有的狀態(tài)電路開始工作，設置INIT狀態(tài)，Z=0狀態(tài)A0，A收到一個0，……，Z=0狀態(tài)A1，A收到一個1，……，Z=0狀態(tài)OK0，A收到連續(xù)的兩個0，Z=1狀態(tài)OK1，A收到連續(xù)的兩個1，Z=1狀態(tài)A001，A收到連續(xù)的兩個0后，收到1，同時B=1，Z=1狀態(tài)A110，A收到連續(xù)的兩個1后，收到0，同時B=1，Z=1狀態(tài)AE10，A已經(jīng)收到過連續(xù)的00或11，收到連續(xù)的10，同時B=1，Z=1狀態(tài)AE01，A已經(jīng)收到過連續(xù)的00或11，收到連續(xù)的01，同時B=1，Z=1電路開始工作，設置INIT狀態(tài)，Z=0狀態(tài)A0，A收到第一個0，Z=0狀態(tài)A1，A收到第一個1，Z=0狀態(tài)OK0，A收到連續(xù)的兩個0，Z=1狀態(tài)OK1，A收到連續(xù)的兩個1，Z=1狀態(tài)A001，A收到連續(xù)的兩個0后，收到1，同時B=1，Z=1狀態(tài)A110，A收到連續(xù)的兩個1后，收到0，同時B=1，Z=1狀態(tài)AE10，A已經(jīng)收到過連續(xù)的00或11，收到連續(xù)的10，同時B=1，Z=1狀態(tài)AE01，A已經(jīng)收到過連續(xù)的00或11，收到連續(xù)的01，同時B=1，Z=1SABZ00011110INITA0A0A1A10A0OK0OK0A1A10A1A0A0OK1OK10OK0OK0OK0A001A11OK1A0A110OK1OK11A001A0AE10OK1OK11A110OK0OK0AE01A11AE10OK0OK0AE01A11AE01A0AE10OK1OK11S*SABZ00011110INITA0A0A1A10A0OK0OK0A1A10A1A0A0OK1OK10OK0OK0OK0A001A11OK1A0A110OK1OK11A001A0AE10OK1OK11A110OK0OK0AE01A11AE10OK0OK0AE01A11AE01A0AE10OK1OK11S*等價狀態(tài)，消去AE10等價狀態(tài)，消去AE01SABZ00011110INITA0A0A1A10A0OK0OK0A1A10A1A0A0OK1OK10OK0OK0OK0A001A11OK1A0A110OK1OK11A001A0A110OK1OK11A110OK0OK0A001A11S*等價狀態(tài)，消去A001等價狀態(tài)，消去A110SABZ00011110INITA0A0A1A10A0OK0OK0A1A10A1A0A0OK1OK10OK0OK0OK0OK1A11OK1A0OK0OK1OK11S*最小化狀態(tài)個數(shù)的狀態(tài)表狀態(tài)賦值：將一個特定的二進制組合賦給一個已定義的狀態(tài)。需要的觸發(fā)器個數(shù)（狀態(tài)變量）：得m=3，可提供8個二進制組合（狀態(tài)編碼）從8種編碼中選擇5個，有種方法，

將5個編碼賦給5個狀態(tài)有5！種方式，一共6720種。依賴經(jīng)驗和實踐指南完成狀態(tài)的賦值。建立轉移/輸出表、激勵表，選定D觸發(fā)器，導出激勵方程、輸出方程Q1Q2Q3ABZ0001111000010010010110101001101101011010101100100111111011011011011110111111001101111111D1*D2*D3*Q1Q2Q3ABZ0001111000010010010110101001101101011010101100100111111011011011011110111111001101111111Q1*Q2*Q3*建立轉移/輸出表、激勵表，導出激勵方程、輸出方程Q1Q2Q3ABZ0001111000010010010110100010100111001101101011010101100100111111011011011011110111111001101111111D1*D2*D3*對未用狀態(tài)的處理：（p.414）最小風險法：給未用狀態(tài)的次態(tài)定義一個明確的已用狀態(tài)。最小成本法：假設電路正常工作，不會進入未用狀態(tài)，忽略未用狀態(tài)的次態(tài)，視為“無關項”。？Q1Q2Q3ABZ0001111000010010010110100010010001101001101101011010101100100111111011011011011110111111001101111111D1*D2*D3*0000111100011110D100000000ABQ2Q300011110Q1=0D1111111110001111011111111ABQ2Q300011110Q1=1最小風險D1=Q1+Q2’Q3’Q1Q2Q3ABZ000111100001001001011010001d010d011d1001101101011010101100100111111011011011011110111111001101111111D1*D2*D3*dddd111100011110D1ddddddddABQ2Q300011110Q1=0D1111111110001111011111111ABQ2Q300011110Q1=1最小成本D1=1注：采用最小風險法，除了未用狀態(tài)的次態(tài)被賦予已定義的狀態(tài)，對應于未用狀態(tài)的輸出函數(shù)值也應該置為0。采用最小成本法，未用狀態(tài)的次態(tài)和輸出函數(shù)值都是無關項。上例的輸出函數(shù)：

最小風險法：Z=Q1·Q2

最小成本法：Z=Q2最小成本法的邏輯電路最小風險法的邏輯電路選用J-K觸發(fā)器進行綜合（自學）例2、‘1’計數(shù)器要求：設計一個有2個輸入（X和Y）以及1個輸出Z的同步時序狀態(tài)機，復位后，當X和Y輸入1的個數(shù)為4的整數(shù)倍時，輸出為1，否則輸出為0。（designaclockedsynchronousstate-machinewithtwoinputsXandY,andoneoutputZ,theoutputshouldbe1ifthenumberof1inputsonXandYsinceresetisamultipleof4,and0otherwise.）X01001110010Y00110011001Z11定義狀態(tài)：每個狀態(tài)要同時記錄X和Y輸入1的個數(shù)，定義：S0—復位后，X和Y輸入的1的個數(shù)是0S1—復位后，X和Y輸入的1的個數(shù)是1S2—復位后，X和Y輸入的1的個數(shù)是2S3—復位后，X和Y輸入的1的個數(shù)是3S4—復位后，X和Y輸入的1的個數(shù)是4……只要記錄X和Y輸入的1的個數(shù)N模4的結果即可。NMOD4=0，—Z=1——S0NMOD4=1，—Z=0——S1NMOD4=2，—Z=0——S2NMOD4=3，—Z=0——S3SXYZ00011110S0S0S1S2S11S1S1S2S3S20S2S2S3S0S30S3S3S0S1S00S*1、狀態(tài)/輸出表：2、化簡狀態(tài)的個數(shù)：無等價狀態(tài)3、狀態(tài)賦值及