EDA第章LD硬件特性與編程技術(shù)

EDA技術(shù)與VHDL第3章PLD硬件特性與編程技術(shù)3.1概論

圖3-1基本PLD器件的原理結(jié)構(gòu)圖

邏輯可編程查找表邏輯結(jié)構(gòu)FPGA查找表結(jié)構(gòu)單元

內(nèi)容可編程3.1.1可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SoPCPLD期間的發(fā)展歷程

1970，PROM,EPROM,EEPROM結(jié)構(gòu)的PLD1974，PLA(ProgrammableLogicArray)1977，PAL(ProgrammableArrayLogic)MMI公司，PAL16L81985GAL(GenericArrayLogic)Lattice公司GAL16V8,GAL20V81985，EPLD(ErasablePLD)Altera公司1985，F(xiàn)PGA（FieldProgamableGateArray）Xilinx公司1989，CPLD（ComplexPLD）Lattice公司3.1概論

3.1.2PLD的分類圖3-2按集成度(PLD)分類

3.1概論

3.1.2PLD的分類1．熔絲(Fuse)型器件。

2．反熔絲(Anti-fuse)型器件

。

3．EPROM型。稱為紫外線擦除電可編程邏輯器件

。

4．EEPROM型

。

5．SRAM型

。

6．Flash型

。

CPLDFPGA3.2簡單PLD原理3.2.1電路符號表示圖3-3常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照

3.2.1電路符號表示

圖3-4PLD的互補(bǔ)緩沖器

圖3-5PLD的互補(bǔ)輸入

圖3-6PLD中與陣列表示

圖3-7PLD中或陣列的表示3-8陣列線連接表示

3.2簡單PLD原理3.2.2PROM

圖3-9PROM基本結(jié)構(gòu)

PROM的基本結(jié)構(gòu)地址位寬度：n數(shù)據(jù)位寬度：m3.2簡單PLD原理3.2.2PROM

PROM中的地址譯碼器是完成PROM存儲陣列的行的選擇，其邏輯函數(shù)是：

3.2簡單PLD原理3.2.2PROM

PROM的

邏輯函數(shù)不可編程可編程3.2簡單PLD原理3.2.2PROM

圖3-10PROM的邏輯陣列結(jié)構(gòu)

PROM可編程邏輯陣列我們現(xiàn)在來看一個(gè)2X2的PROM的電路結(jié)構(gòu)2X2PROM的邏輯陣列圖連接符號用PROM實(shí)現(xiàn)半加器00010110這些存儲單元的值？半加器邏輯表達(dá)式（PROM）PLD的問題？只能用于組合邏輯輸入變量的增加，存儲容量按2的冪次增加不適合很多輸入變量的組合邏輯電路實(shí)現(xiàn)原因？與陣列不可編程；或陣列可編程。解決辦法？

PLAPLA的結(jié)構(gòu)與或陣列均可編程PLA與PROM的比較PLAPROM地址000001010011100101110111PLA遵的問題需要簡壁化的邏麗輯函數(shù)河表達(dá)式遺。多輸入疏輸出時(shí)賴，簡化燦算法復(fù)鼠雜。運(yùn)行速度海下降。已經(jīng)淘汰景，現(xiàn)主要巨用于全定利制ASI撞C芯片中新的替傾代PL船D器件汁是？PAL書的結(jié)構(gòu)等價(jià)表醋達(dá)與陣列可編程或陣列固定PAL籌16V8儀的結(jié)構(gòu)PAL靜器件的魂方框圖PAL焰器件的蓋特點(diǎn)與陣列可陰編程，或杰陣列不可范編程具有時(shí)擠鐘輸入析，觸發(fā)命器電路參，可用躁于時(shí)序蒼電路設(shè)重計(jì)不同應(yīng)委用需要蜜不同P蹈AL器芒件，器嶼件種類騰較多采用熔咐絲工藝妖，一次殖編程。已經(jīng)被GAL器件所杏取代GAL制的原理和PA循L基本納一樣，特差別是覆：輸出端增鞏加了通用魂結(jié)構(gòu)輸出得邏輯宏單屯元（OLM妖C）改變輸出制方式，通盛過軟件對濃其編程即踏可實(shí)現(xiàn)，夸而PAL良必須進(jìn)行災(zāi)硬件的改工變。使用過程違中，一種茫GAL器株件可以替養(yǎng)代相同管化腳數(shù)的所破有PAL航器件。存儲單元隱采用E2揮CMOS前技術(shù)，可盾重復(fù)擦寫都。2.2休.5串GA醋L圖3-18似GA視L16V鞏8的結(jié)構(gòu)圖邏輯宏喇單元輸入/輸扎出口輸入口時(shí)鐘信號輸入三態(tài)控欣制可編程棄與陣列固定或切陣列GAL槳16V郊8OLM融C結(jié)構(gòu)鑄之1，富2（G波AL）寄存器所輸出結(jié)潮構(gòu)寄存器雙紗向輸出結(jié)央構(gòu)OLM匆C結(jié)構(gòu)仙之3，晴4（G義AL）組合輸出懇雙向結(jié)構(gòu)復(fù)合型培組合輸望出結(jié)構(gòu)OLMC企結(jié)構(gòu)之5范，6（G驗(yàn)AL）反饋輸入馬結(jié)構(gòu)輸出反饋怖結(jié)構(gòu)OLMC旨結(jié)構(gòu)之7昂（GAL魔）簡單模式跡輸出GAL器瓜件的問題具？規(guī)模太態(tài)小寄存器資鳴源太少，寸不能構(gòu)成葉復(fù)雜時(shí)序碗電路。I/O不糞夠靈活，蘭限制了片濃內(nèi)資源的章利用率。需要專用洲編程工具解決：CPLD莊的出現(xiàn)CPLD怪的原理產(chǎn)品Alt喂era聲的MA甘X70趴00，怖MAX便300蒜0系列努（EE昨PRO勵(lì)M工藝組）Xili掌nx的X拐C950陪0系列（舍Flas梅h工藝）Lat場tic莊e,C東ypr競ess挪的大部潮分產(chǎn)品選（EE撥PRO衫M工藝絞）下面以A磚lter販a公司的MAX除700方0系列介紹牌之。3.3陸CPL睡D的結(jié)構(gòu)追與工作原鞋理圖3-27捉M漏AX71協(xié)28S的結(jié)構(gòu)1．邏輯陣餅列塊(LAB抱)基于乘積鴉項(xiàng)的PL安DPLD元的組成型：宏單元恨（Ma功roc甚ell享)可編程連劍線（PI奴A)I/O晚控制塊宏單元宏單元迫是PL殃D的基威本結(jié)構(gòu)石，由它麻來實(shí)現(xiàn)澇基本的木邏輯功摘能，下圖是宏單血元（M雄aro君cel戚l)，美的結(jié)構(gòu)MAX濃700潤0的宏坊單元結(jié)埋構(gòu)宏單元的乘構(gòu)成說明番（一）由三部臟分組成乘積項(xiàng)陣暑列基本乘邁積項(xiàng)，畏共享擴(kuò)如展乘積亮項(xiàng)，并放聯(lián)擴(kuò)展渾乘積項(xiàng)收，乘積項(xiàng)選愿擇矩陣可編程字D觸發(fā)妖器各部分的精具體作用焦是：？？？宏單元靈的構(gòu)成鑒說明（置二）乘積項(xiàng)陣蠅列（圖左酒）實(shí)際就是牲一個(gè)與或侵陣列，每址一個(gè)交叉月點(diǎn)都是一艷個(gè)可編程海熔絲，如數(shù)果導(dǎo)通就鴉是實(shí)現(xiàn)“諸與”邏輯龜。乘積項(xiàng)欲選擇矩庸陣（圖此中間）是一個(gè)“悄或”陣列道。兩者一檢起完成組盾合邏輯。可編程擇D觸發(fā)鐘器（圖吃右側(cè)）D觸發(fā)器榨的時(shí)鐘，謎清零輸入虜都可以編甜程選擇，隊(duì)可以使用特專用的全確局清零和昨全局時(shí)鐘萄，也可以診使用內(nèi)部享邏輯（乘亂積項(xiàng)陣列辨）產(chǎn)生的伐時(shí)鐘和清牛零。如果堆不需要觸被發(fā)器，也群可以將此配觸發(fā)器旁曬路，信號關(guān)直接輸給起PIA或約輸出到I惑/O腳。3.3互C浴PLD轉(zhuǎn)的結(jié)構(gòu)眉與工作艷原理3．?dāng)U捐展乘積步項(xiàng)圖3-28共享擴(kuò)展企乘積項(xiàng)結(jié)紅構(gòu)3．?dāng)U劉展乘積父項(xiàng)圖3-29并聯(lián)擴(kuò)假展項(xiàng)饋吼送方式并聯(lián)擴(kuò)卷展項(xiàng)不同宏單淺元信號的級聯(lián)實(shí)現(xiàn)復(fù)仿雜邏輯3.3豪C北PLD敞的結(jié)構(gòu)騾與工作怖原理4．可南編程連萍線陣列描(PI劉A)圖2-30虛P(yáng)I瞎A信號布線通到LAB的方式5．I/徐O控制塊圖3-31翠EP尺M(jìn)712厚8S器件的I/O控制塊問題：軟件如光何進(jìn)行寨編程？PLD器側(cè)件I/O盈的使用提諒示可配置為內(nèi)：單向輸崗入、單菊向輸出石、雙向股、三態(tài)矛等端口PLD器疾件內(nèi)部信釘號不能實(shí)默現(xiàn)“高阻尤態(tài)”與其他死器件連討接時(shí)應(yīng)瞞注意電回平匹配高阻輸摟出時(shí)，安不能連秩接過高別的電平訂邏輯請看下任圖的接乎法LE尼D是否挽能控制？I/O的魔高阻輸出IO5悶6=‘撈Z’堤L差ED不亮IO56立=‘0’世L現(xiàn)ED鬼亮是嗎？FPG總A原理璃：查找海表采用查找嘩表結(jié)構(gòu)的束PLD稱村為FPG伴A如al組ter錯(cuò)a的A蹈CEX怪,AP陵EX系虛列,x夏ili共nx的交Spa帝rta研n,V飄irt局ex系志列等。查找表（您Look甚-Up-創(chuàng)Tabl炎e)簡稱兵為LUT脆，LUT達(dá)本質(zhì)上就演是一個(gè)R密AM。FPG惕A中若用4芬輸入的慰LUT每一個(gè)L屬UT相親當(dāng)于一捆個(gè)有4位孤地址線的嘉16x1失的RAM睛。一個(gè)N寶輸入L葬UT可詢以實(shí)現(xiàn)龍N個(gè)輸巨入變量悄的任何承邏輯功味能，如講N膝輸入“毫與”、污N輸興入“異揮或”等削。查找表爆實(shí)例3.4基FPG嚴(yán)A的結(jié)構(gòu)言與工作原咳理4輸入捧查表表凱的例子查找表的閑工作過程星說明LUT的扒工作過程用戶通過剃原理圖或闖HDL語練言描述了雨一個(gè)邏輯箏電路PLD/蛛FPGA厲開發(fā)軟件陰計(jì)算邏輯擱電路的所匹有可能的舍結(jié)果（代惡碼），并材把結(jié)果事謙先寫入R幫AM輸入一棒個(gè)信號各進(jìn)行邏翅輯運(yùn)算融就等于加輸入一籌個(gè)地址榴進(jìn)行查答表，找托出地址催對應(yīng)的躍內(nèi)容，都然后輸幻玉出即可載。實(shí)際的全LUT男結(jié)構(gòu)3.4.沖2C罩yclo暈ne系列柔器件的結(jié)藏構(gòu)與原理圖2-3弟8L言AB陣列連續(xù)布線捆(A萄lter照a基于似查找表（梅LUT）識的FP惰GA)LABLE3.4.燃2C惜yclo敗ne系列寺器件的結(jié)荷構(gòu)與原理圖3-34河Cy哪clon佛eLE結(jié)構(gòu)圖3.4尤.2敲Cy頓clo通ne系筐列器件湯的結(jié)構(gòu)梯與原理圖3-3鮮5們Cyc弓lon功eL胃E普通模式3.4.蓬2C爽yclo齡ne系列扮器件的結(jié)奏構(gòu)與原理圖3-3籌6呼Cyc氧lon煎e(cuò)L淡E動(dòng)態(tài)算術(shù)聯(lián)模式3.4.劑2C撇yclo補(bǔ)ne系列短器件的結(jié)鉛構(gòu)與原理圖3-4哪0快速進(jìn)位床選擇鏈3.4復(fù).2蹤蝶Cy鹿clo恐ne系睛列器件眼的結(jié)構(gòu)探與原理圖3-3降7C果ycl蔽one糟LA釀B結(jié)構(gòu)3.4躬F亞PGA鄙的結(jié)構(gòu)屑與工作育原理圖3-4歸1L單UT鏈和寄存連器鏈的使仔用3.4.食2C但yclo密ne系列序器件的結(jié)算構(gòu)與原理3.4桃.2漸Cy翁clo酬ne系傍列器件減的結(jié)構(gòu)取與原理圖3-39攔LAB控制信決號生成嵌入式佩陣列塊候EAB瓶是在輸僻入、輸至出口上捧帶有寄盆存器的申RAM鋒塊，是怖由一系哥列的嵌攔入式R愈AM單勻元構(gòu)成鳥。用EA廳B構(gòu)成防不同結(jié)詠構(gòu)的R橡AM和屆ROM輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8,4,2,1

數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11寫使能輸入時(shí)鐘EAB的依作用用作R語OM,葛RAM抖,FI依FO等災(zāi)各種類僻型存儲導(dǎo)器實(shí)現(xiàn)計(jì)垃數(shù)器，牧地址譯胖碼器，購硬件乘店法器等多個(gè)EA海B可組合真，以滿足貓更大規(guī)模分的應(yīng)用3.4遙F異PGA恭的結(jié)構(gòu)越與工作匆原理圖3-4藍(lán)2L疑VDS連接3.4.且2C束yclo途ne系列趁器件的結(jié)值構(gòu)與原理FPGA惰和CPL輩D的比較1.邏債輯單元FPGA聚：單元后小，每個(gè)煎單元輸入尚變量只有堤幾個(gè)，邏洽輯功能弱白，觸發(fā)器武相對多。線實(shí)現(xiàn)較復(fù)劃雜的功能占需要幾個(gè)樹單元互聯(lián)硬組合才能陜完成?；ト章?lián)關(guān)系復(fù)跡雜，適合稈于數(shù)據(jù)型門系統(tǒng)，所捐需觸發(fā)器分多，但邏雁輯相對簡墊單。CPLD豈：大單元解，變量2出0~28籃個(gè)，單元蔑功能強(qiáng)大棕，能完成省復(fù)雜函數(shù)鞏，因而互遼聯(lián)關(guān)系簡集單，延時(shí)布=本身延臺時(shí)+集總演總線。觸販發(fā)器資源養(yǎng)少。2.互丸連資源CPL寒D：P特IA聯(lián)謠線，任宇一輸入頸、輸出序之間的部延時(shí)相牛等，可瞧預(yù)測FPGA亞:互聯(lián)品方式多，使實(shí)現(xiàn)同一班個(gè)功能可貿(mào)能有不同黃方案，延穗時(shí)不等，絲式延時(shí)不可奸預(yù)測，因椒此在用F慈PGA設(shè)盒計(jì)ASI若C時(shí)除要吹設(shè)計(jì)功能叮，還要進(jìn)格行延時(shí)設(shè)槐計(jì)。3.編頃程工藝CPL徒D：E款EPR拿OM藏EPR惹OM壘FLA碑SH索工藝，弱功耗大痛，保密謎性好FPG住A:肚SR以AM工隔藝，需頓要配置民芯片，味功耗低經(jīng)，保密簽性差，坊但可在潤工作時(shí)咱更換其杯內(nèi)容，偽實(shí)現(xiàn)不凈同的邏栽輯。補(bǔ)充內(nèi)容王：FPGA雨和CPL疤D的開發(fā)涼應(yīng)用選擇由于各P忠LD公司票的FPG束A/CP慈LD產(chǎn)品澇在價(jià)格、熟性能、邏碑輯規(guī)模和攝封裝(還冷包括對應(yīng)柔的EDA申軟件性能暴)等方面疊各有千秋暫，不同的渾開發(fā)項(xiàng)目知，必須作浸出最佳的伏選擇。在滴應(yīng)用開發(fā)述中一般應(yīng)勾考慮以下理幾個(gè)問題啄。1．器掌件的邏削輯資源統(tǒng)量的選汪擇開發(fā)一謹(jǐn)個(gè)項(xiàng)目名，首先園要考慮返的是所辮選的器購件的邏啊輯資源派量是否悄滿足本螺系統(tǒng)的貧要求。2．芯妨片速度步的選擇隨著可拍編程邏鴉輯器件離集成技舅術(shù)的不答斷提高衰，F(xiàn)P灰GA和咳CPL齊D的工慌作速度凍也不斷線提高，滴pin駛to收pi穩(wěn)n延時(shí)考已達(dá)n逗s級，臂在一般乏使用中族，器件樂的工作嫌頻率已酬足夠了燈。3．器報(bào)件功耗綁的選擇由于在霜線編程市的需要永，CP獅LD的遲工作電喉壓多為帖5V你，而F燃PGA頑的工作攔電壓的棚流行趨共勢是越脅來越低叉，3.紹3V裹和2.貼5V餐的低工條作電壓林的FP屢GA的漫使用已芒十分普申遍。4．F邁PGA華/CP壁LD的線選擇FPG鼓A/G島PLD悲的選擇舊主要看衡開發(fā)項(xiàng)洞目本身粗的需要膠，對于循普通規(guī)腸模且產(chǎn)估量不是度很大的銷產(chǎn)品項(xiàng)讀目，通貝常使用簡CPL敘D比較芬好。這鵲是因?yàn)槠疲?1)嘉在中小規(guī)哥模范圍，際CPLD洋價(jià)格較便均宜，能直脹接用于系每統(tǒng)。(2)另開發(fā)纏CPL它D的E淋DA軟叔件比較姨容易得泳到，其籍中不少非PLD按公司將憂有條件脆地提供業(yè)免費(fèi)軟萄件。(3)愛CPL鑄D的結(jié)構(gòu)答大多為E銷EPRO褲M或Fl橡ash澡ROM形銹式，編程脅后即可固障定下載的貢邏輯功能岔，使用方楚便，電路念簡單。(4)液目前革最常用毀的CP母LD多啦為在系掩統(tǒng)可編搶程的硬括件器件鹽，編程易方式極鄉(xiāng)豐為便捷削。(5)粗C足PLD埋中有專托門的布皇線區(qū)和矛許多塊辣，無論尼實(shí)現(xiàn)什央么樣的細(xì)邏輯功浸能，或懇采用怎誓樣的布由線方式核，引腳夾至引腳寄間的信袍號延時(shí)耍幾乎是支固定的潮，與邏鍬輯設(shè)計(jì)承無關(guān)。FPGA催的使用途弄徑主要有細(xì)以下4個(gè)吩方面：(1)冷直接使用拳。即如C碧PLD那基樣直接用針于產(chǎn)品的昨電路系統(tǒng)基板上。(2)象間接接使用。伴其方法賭是首先若利用F器PGA門完成系沉統(tǒng)整機(jī)洲的設(shè)計(jì)勤，包括汗最后的翻電路板凱的定型稅，然后儉將充分口檢證的例成功的鑼設(shè)計(jì)軟絞件，如騰VHD射L程序街，交付奏原供產(chǎn)妨商進(jìn)行茄相同封滴裝形式躺的掩模撞設(shè)計(jì)。(3)巧硬件啊仿真。希由于F馳PGA座是SR塔AM結(jié)藍(lán)構(gòu)，且剝能提供爹龐大的糠邏輯資洪源，因張而適用絮于作各消種邏輯玻設(shè)計(jì)的祥仿真器像件。從嫌這個(gè)意蕩義上講程，F(xiàn)P怎GA本蓮身即為姨開發(fā)系露統(tǒng)的一桶部分。(4)貼專用集成風(fēng)電路AS希IC設(shè)計(jì)勝仿真。2.5思硬填件測試朝技術(shù)圖2-43邊界掃描掘電路結(jié)構(gòu)2.5憲.1紫內(nèi)部斬邏輯測宿試2.5.面2J火TAG邊半界掃描測誤試2.5符.2伴JT員AG邊娘界掃描垃測試引

腳描

述功

能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時(shí)鐘輸入(TestClockInput)時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。表2-1邊界掃描IO引腳功病能圖2-4造4邊界掃具描數(shù)據(jù)炎移位方圾式2.5儉.2磚JT窮AG邊河界掃描鏈測試圖2-4匯5J詢TAG聞BS泄T系統(tǒng)內(nèi)部塔結(jié)構(gòu)2.5沃.2松JT凝AG邊紀(jì)界掃描寬測試圖2-4早6毫JTA居GB茫ST系統(tǒng)與與FLEX器件關(guān)炭聯(lián)結(jié)構(gòu)廳圖2.5摘硬前件測試粉技術(shù)圖2-4額7J蟲TAG頃BS可T選擇命令?yuàn)Z模式時(shí)序2.5服.2絲式JT輩AG邊瓣界掃描孔測試2.5默硬市件測試估技術(shù)2.5什.2羽JT咱AG邊筒界掃描踩測試TAP控制器的愉命令模式破有：SAM衣PLE／PREL誼OAD指令模愧式EXTE爪ST指令模式BYP說ASS指令模府式IDC卸ODE指令模敲式USE視RCO眠DE指令模山式2.5.匙3嵌仗入式邏輯量分析儀2.6槐F乏PGA被/CP薪LD產(chǎn)搭品概述2.6.停1L票atti品ce公司嘴CPLD牌器件系列1.i禍spLS培I器件系敏列（1）isp叮LSI披100饑0E系列。（2）isp售LSI段200典0E/京200成0VL抬/20綿0VE系列。（3）isp艦LSI澡500盟0V系列。（4）isp岔LSI鴨80蝦00/夸800近0V系列。2.6頓F雹PGA賺/CP歇LD產(chǎn)但品概述2.6.弄1L絲式atti潔ce公司誕CPLD暗器件系列2.ispL勾SI器件的結(jié)織構(gòu)與特點(diǎn)（1）采用Ultr碌aMOS工藝。（2）系統(tǒng)愈可編程晉功能，喝所有的ispL麗SI器件均均支持ISP功能。（3）邊界燃掃描測社試功能弱。（4）加密功蒸能。（5）短路漏保護(hù)功灑能。2.6姓F品PGA巖/CP尖LD產(chǎn)筍品概述2.6.母1L配atti素ce公司捏CPLD聲器件系列3.i嚴(yán)spMA禁CH40魔00系列4.L餅atti丙ceE刃C&蜓ECP系列isp爐MAC贊H40既00系列CPLD器件有3.3圈V、2.5杯V和1.8V三種供鼠電電壓普，分別鋒屬于ispM分ACH廟4000拜V、isp批MAC油H4楊000訓(xùn)B和isp沒MAC螞H4煩000敞C器件系阿列。2.6礎(chǔ)F泉PGA健/CP腦LD產(chǎn)座品概述2.6常.2撞Xi填lin屢x公司的FPG漆A和CPL胃D器件系列1.活Vir考tex唱-4系列FPG汪A2.S衰part旦anⅡ&S每par提t(yī)an劃-3莫&S惱par桶tan煤3E器件系伐列3.駕XC9焰500弟&壓XC9尤500欠XL系列CPLD4.倦Xil扁inx互FP誼GA配置器蚊件SPRO嗽M5.炮Xil裂inx的IP核2.6籃FPG模A/CP于LD產(chǎn)品宏概述2.6.景3A俯lter晝a公司FPG況A和CPLD器件系相列1.刺Str召ati映xI羊I系列FPG度A2.S輪trat裝ix系列FPG尸A3.A福CEX系列FPGA4.態(tài)FLE碌X系列FPGA5.嫩MAX系列CPL廉D6.刺Cyc隱lon皮e系列FPG店A低成本FPG零A7.C葉yclo善neI令I(lǐng)系列FPGA8.警MAX鎮(zhèn)II系列器世件9.A胳lter驢a宏功能善塊及IP核2.6童F餓PGA擊/CP券LD產(chǎn)拍品概述2.6歸.4劍Ac漲tel公司的FPG耽A器件2.6.治5A燈lter得a公司的FPGA配置方式寧與配置器止件器

件功能描述封裝形式EPC21695680×1位，3.3/5V供電20腳PLCC、32腳TQFPEPC11046496×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440800×1位，3.3/5V供電8腳PDIP、20腳PLCC表2-2療A足lte僻ra篇FPG獵A常用配固置器件2.7俊編考程與配查置表2-3圖2-4誤8接口各引錯(cuò)腳信號名意稱基于電隙可擦除貴存儲單蛾元的EEPR斗OM或Fla帥sh技術(shù)?；赟RAM查找表滴的編程塘單元。基于反熔厚絲編程單筑元。引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND2.7捆編登程與配訓(xùn)置2.7.膽1J如TAG方式的擇在系統(tǒng)衣編程圖2-4憤8C徒PLD編程下載素連接圖2.7涼編騙程與配恨置2.7巴.1況JT辨AG方式的在現(xiàn)系統(tǒng)編程圖2-4陵9多CPL贊D芯片ISP編程連接濤方式2.7敘編狂程與配賺置2.7.蝴2使用PC并行口貓配置FPGA圖2-5烈0P哄S模式，F(xiàn)LE粱X10態(tài)K配置時(shí)記序2.7夾.2使用PC并行口纏配置FPGA圖2-5注1多FPG魄A芯片配置綢電路2.7濟(jì)編程與治配置2.7耍.3喇FP眨GA專用配置銜器件圖2-5喪2F稿PGA使用EPC配置器擾件的配向置時(shí)序2.7繡編程與速配置2.7碰.3盼FP唇GA專用配置僅器件圖2-53師FPG孟A的配置冤電路原堅(jiān)理圖（注，此解圖來自Alte鬼ra資料，羅中間一軋上拉線灶應(yīng)串1K電阻）2.7合編拴程與配混置2.7垮.3因FP伐GA專用配置趴器件圖2-5逝4好EPC裂S器件配置FPG棟A的電路輔原理圖2.7即編鑼程與配院置2.7.景4使用單片棗機(jī)配置FPG肝A圖2-5吳5用89C5偽2進(jìn)行配鼠置2.7院編程與錄配置2.7.掘5使用CPLD配置FPG戒A使用單片派機(jī)配置的新缺點(diǎn)：1、速度慢威，不適用鋤于大規(guī)模FPG爸A和高可誼靠應(yīng)用素；2、容量小侵，單片機(jī)架引腳少，盤不適合接榆大的ROM以存儲較大予的配置洲文件；3、體積幻玉大，成促本和功藏耗都不迷利于相遍關(guān)的設(shè)栽計(jì)。習(xí)抬題2-1OLM轟C有何往功能？菌說明G蓬A(yù)L是雅怎樣實(shí)勻現(xiàn)可編傻程組合但電路與窯時(shí)序電路的。2-2什么是基耀于乘積項(xiàng)斤的可編程嘉邏輯結(jié)構(gòu)收？2-3什么是響基于查似找表的皆可編程績邏輯結(jié)拌構(gòu)？2-4FLE委X10陵K系列盲器件中理的EA票B有何加作用？2-5與傳統(tǒng)的盤測試技術(shù)偉相比，邊姓界掃描技史術(shù)有何優(yōu)疤點(diǎn)？2-6解釋編程聾與配置這千兩個(gè)概念頁。2-7請參閱相崗關(guān)資料，筆并回答問逐題：如本甚章給出的慣歸類方式兵，將基于過乘積項(xiàng)蛛的可編程若邏輯結(jié)構(gòu)戚的PLD賓器件歸類廊為CPL毯D；將基渾于查找表旨的可編程逃邏輯結(jié)構(gòu)竿的PLD哀器件歸類蛇為FPG笨A，那么開，APE慘X系列屬蠢于什么類靠型PLD迷器件？M恒AXI態(tài)I系列又然屬于什么襲類型的P恩LD器件形？為什么巡壽？實(shí)驗(yàn)悉與簡設(shè)計(jì)單片機(jī)幻玉或CPL寺D及EPRO倒M配置FPGA電路設(shè)計(jì)根據(jù)圖2-5售0和圖2-5賽5設(shè)計(jì)一走個(gè)可對EPF1注K30配置的妨電路，冶其中的聰配置文蝦件存儲吼器可以撿用EPR刺OM(如27C遍040艇)擔(dān)任，孫配置控哭制器用EPM紫712刺8S或89C5貌1來擔(dān)任，服要求EPRO夢M能放置2個(gè)配置辣文件，疼由CPLD或單片趨機(jī)通過毫控制EPR巷OM地址線的悔方式，根師據(jù)接受命尺令的方式焦對FPGA配置不同至的配置文即件。3.5興硬筑件測試閑技術(shù)1.何為J啊TAG探？2.何為嵌入中式邏輯分礙析儀？JTA染G：起亭源隨著IC難技術(shù)的發(fā)妖展，PC捕B越來越綿復(fù)雜，尤茄其是SM集D器件(洽surf呀acem雙ount意pac保kagi錘ngd蘋evic淡e)的激大量使用召，PCB緩面積越越指小。傳統(tǒng)測試釘方法難包以使用exte臭rnal帶tes釣tpr賢obes寬（外部測都試探針）“bed液-of-鳴nail屈s”t袍est蓮fixt靜ures鋸（針床測妥試設(shè)備）1980蠟?zāi)?，JT稅AG（t片heJ激oint斗Tes吸tAc翼tion駛Gro匹up）組徹織提出了身一種新的狀測試方案JTAG叼：結(jié)構(gòu)定義了一受種bo授unda姜ry-s騎can腿test渡ing謹(jǐn)方法，在商IC芯片史中增加實(shí)王現(xiàn)這種測惡試的電路燦。該方法后尚來成為I軟EEE1胡149.槳1標(biāo)準(zhǔn)圖示：JTA唇G接口華的信號祥定義JTAG但：功能有3個(gè)功樸能：內(nèi)部測剃試一IC內(nèi)當(dāng)部的邏輯和測試外部測架試一IC間勤相互連接壓的測試（咐PCB線啞路測試）取樣測曠試一IC傳正常運(yùn)亦行時(shí)的析數(shù)據(jù)取結(jié)樣測試現(xiàn)在，艙JTA音G電路言和接口肅被廣泛孫用于芯味片的代碼下載,請堵看電路圖FLE蜻X1長0K等躺器件的喝JTA粗G電路JTAG破:更多內(nèi)臭容參見文犬獻(xiàn)：IEEE創(chuàng)114凱9.1絹(JTA燭G)B蹄ound敬ary-奪Scan姿Test死ing仇inA岡lter美aDe欄vice仙sSep嗎t(yī)em層ber擔(dān)20她00,敲ve宅r.程4.0鐘5A些ppl階ica焰tio涌nN教ote鋒39相關(guān)器曾件的d紛ata裂she炕et嵌入式歷邏輯分箭析儀利用FP騎GA中的雕嵌入式R回AM模塊泉和少量的躁邏輯資源霜，可以在韻FPGA芒中實(shí)現(xiàn)一遺個(gè)簡單的揚(yáng)嵌入式邏陪輯分析儀斑，將內(nèi)部肆邏輯單元保的信號狀抗態(tài)通過J滾TAG口收讀出，幫屋助設(shè)計(jì)者顫調(diào)試Alte首ra的據(jù)Sing怒alTa壯pII3.7縱PL奇D器件執(zhí)的配置代與編程何謂配沿置和編煩程？將VHD幼L代碼形禽成的文件餡寫入PL揉D器件的細(xì)過程配置（c硬onfi致gure案）和編程蘋(pro壁gram游)的區(qū)別Prog襖ram：眾對fla花sh或者靈EEPR昂OM工藝額的配置芯鄭片或者P福LD器件逮進(jìn)行寫入態(tài)的過程Conf番igur伯e：對S麥DRAM泥工藝的F輛PGA寫管入數(shù)據(jù)必扛須每次上標(biāo)電后均要雁進(jìn)行一次胞，編程文茄件保存在掉配置芯片斑中，上電細(xì)時(shí)從編程途芯片下載伴到FPG孟A中Alt襯era舞的CP麗LD和肺FPG肥A的損配置編戶程過程CPLD極器件可獨(dú)摟立使用，飼無需其他伴編程芯片栗，直接通斬過JTA魄G接口或戰(zhàn)其他接口躺進(jìn)行編程啞(ISP炎技術(shù))FPG宰A器件料不能獨(dú)手立使用柱（調(diào)試它時(shí)可以他），需累要和配嬌置芯片饒一起使京用，在膽生產(chǎn)時(shí)撈，代碼商寫入配陸置芯片燥中，應(yīng)剪用時(shí)，泡加電后早代碼自出動(dòng)從配匹置芯片縱寫入F游PGA汗中（ICR華-in_肉circ別uit銀Reco猾nfig研urab檢lili物ty）PLD須器件的電2種配蹲置方法通過專用慚編程器配汗置通過PC泄機(jī)配置通過專燙用編程逐器配置MAX7每128的疑配置電路MAX賢70嘩00S牙de撥vic毛es些are慶in熟-sy集ste勞mp怒rog影ram鉗mab易le驗(yàn)via喊an燈in芹dus畏try珠-st毅and罵ard4-pi鋼nJoin撕tTe鼻stA省ctio隊(duì)nGr供oup(JT傭AG)車in帖ter窩fac茂e(IE括EE作Std拼.1滿149若.1-仆199醫(yī)0).The葬ISP竄circ墨uitr曠yinM辭AX7叫000S是dev許ices沿is搜comp霧atib姥lew扎ithIEEE咳Std尸.15騰32s贊peci抄fica夾tion.T幣he思IEE窯ES纖td.無15駁32紡is秧as捐tan江dar拜dd菠eve聰lop賄ed革to頂all領(lǐng)ow穗con沖cur將ren暑tI流SP定bet聽wee赤nm頃ult薯ipl睬eP插LD杰ven嗓dor芝s.電路圖MAX躺712鐘8的配野置電路稱圖多片MA附X712舟8的配置椒電路圖Alte今ra公司位的FPG瞇A的配置共有7種皇模式：Pas譽(yù)siv屢eS已eri炊al舞(PS形)Act菜ive絮Se暴ria躍l(作AS)Pass友ive刮Para飛llel尺Syn排chro部nous松(PP促S)Fast詳Pas撈sive閱Par釋alle粒l(F感PP)Pas查siv臣eP行ara幕lle活lA摟syn賢chr佛ono婆us摸(PP貼A)Pas抬siv胃eS備eri準(zhǔn)al材Asy珍nch付ron篇ous持(P螞SA)Joi嗎nt筑Tes社tA戚cti思o(jì)n派Gro港up省(JT套AG)藝J廚TAG暢模式可通過F扶GPA的繡MSEL然0,MS包EL1引財(cái)腳選擇被動(dòng)/忽主動(dòng)串行/沒并行異步/同膏步？？？有關(guān)配至置的術(shù)爆語被動(dòng)/主寸動(dòng)是指F擊PGA訂的配置某過程是糾FPG可A發(fā)起線還是所配置器廉件（主眉機(jī)h車ost徹）發(fā)起熊，如是稠FPG鋪A器件錯(cuò)發(fā)起配浮置，則冷為主動(dòng)比， 否瘦則為被賭動(dòng)串行/并漆行配置數(shù)據(jù)源通過一根仰數(shù)據(jù)線傳債送道到F圣PGA中恨為串行，觀并 行配活置一般有蠢8根數(shù)據(jù)權(quán)線，速度彩更快異步/同般步異步配哄置，沒趁有時(shí)鐘燈信號線肺，同步繭配置有貸時(shí)鐘信彎號線Pass槳ive透Seri計(jì)al(諸PS)摘被動(dòng)抖串行可通過一購下2種方膽式配置：the莫en哲han嘆ced載co室nfi訂gur篇ati拋on晝dev博ice夜sEPC宣16,產(chǎn)EP狼C8,涼an扁dE戚PC4活),另EPC紛2,漢EPC腐1,勸EPC槽144釣1seri授als艦ynch意rono掃usm尾icro季proc賞esso利rin腳terf舟ace：heU族SBB均last壺erU歸SBP資ort低Down獄load垮Cab掌le,Mast蹲erBl叫aste邪TMr婚comm嗎unic巴atio參nsc渣able渾,Byt壘eBl叮ast時(shí)erT蛛MI堂Ip惑ara喇lle兵ld溪own懲loa縫dc桂abl翻eByte云Blas斷terM乞VTM莫para驗(yàn)llel群por兵tdo欲wnlo乏adc率able家.3.7芽編程與斤配置使用PC并行口祝對FPGA配置進(jìn)動(dòng)行IC稠R在系膨統(tǒng)重配屯置圖3-5乞0P盆S模式，F(xiàn)LEX鈴10K配置時(shí)征序Act顯ive舍Se備ria鴿l(美AS)巨主病動(dòng)串行Conf剖igur字atio法nwi陶tht臟hes尊eria常lco在nfig滔urat塵ion灰devi究ces堆(EPC木S1a界ndE賴PCS4嗎).用于Cy解clon街e系列器慈件的配置必須使美用By葬t(yī)eB改las創(chuàng)ter央II廁電纜Pas鍋siv佛eP芬ara喊l(fā)le趙lS范ync糟hro鮮nou盟s(絕PPS的)麻被動(dòng)叉并行同詢步Conf辭igur苦atio犧nwi弓tha性par史alle挖lsy紋nchr來onou運(yùn)smi落crop棟roce坡ssor稀int浴erfa休ce.用于盾微處理利器對巧FPG傾A進(jìn)行些配置，熊配置為框并行傳準(zhǔn)輸，同稻步Fas獎(jiǎng)tP喂ass優(yōu)ive汗Pa糖ral彩lel緒(F止PP)絹快速泰被動(dòng)并碰行Con郵fig帖ura與tio聯(lián)nw叛ith譯an留en既han筋ced諷co蛋nfi暈gur靜ati如on兼dev貧ice背or剩pa測ral康lel怖sy焰nch擱ron押ous跟mi娃cro暢pro貿(mào)ces夕sor許in教ter