數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)桂林電子科技大學(xué)多媒體課件中心

數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)主講：謝躍雷（講師）Verilog部分介紹VerilogHDL,內(nèi)容包括：Verilog應(yīng)用Verilog語(yǔ)言的構(gòu)成元素結(jié)構(gòu)級(jí)描述及仿真行為級(jí)描述及仿真延時(shí)的特點(diǎn)及說(shuō)明介紹Verilogtestbench激勵(lì)和控制和描述結(jié)果的產(chǎn)生及驗(yàn)證任務(wù)task及函數(shù)function用戶定義的基本單元(primitive)可綜合的Verilog描述風(fēng)格第一講VerilogHDL數(shù)字系統(tǒng)設(shè)計(jì)綜述Verilog概述結(jié)構(gòu)化設(shè)計(jì)方法Verilog建模硬件描述語(yǔ)言HDL：描述電路硬件及時(shí)序的一種編程語(yǔ)言仿真器：讀入HDL并進(jìn)行解釋及執(zhí)行的一種軟件抽象級(jí)：描述風(fēng)格的詳細(xì)程度，如行為級(jí)和門級(jí)ASIC：專用集成電路(ApplicationSpecificIntegratedCircuit)ASICVender：芯片制造商，開(kāi)發(fā)并提供單元庫(kù)自下而上的設(shè)計(jì)流程：一種先構(gòu)建底層單元，然后由底層單元構(gòu)造更大的系統(tǒng)的設(shè)計(jì)方法。自頂向下的設(shè)計(jì)流程：一種設(shè)計(jì)方法，先用高抽象級(jí)構(gòu)造系統(tǒng)，然后再設(shè)計(jì)下層單元RTL級(jí)：寄存器傳輸級(jí)(RegisterTransferLevel)，用于設(shè)計(jì)的可綜合的一種抽象級(jí)Tcl：ToolcommandLanguage,向交互程序輸入命令的描述語(yǔ)言術(shù)語(yǔ)定義(termsanddefinitions)VerilogHDL是在1983年由GDA(GateWayDesignAutomation)公司的PhilMoorby所創(chuàng)。PhiMoorby后來(lái)成為Verilog-XL的主要設(shè)計(jì)者和Cadence公司的第一個(gè)合伙人。在1984~1985年間，Moorby設(shè)計(jì)出了第一個(gè)Verilog-XL的仿真器。1986年，Moorby提出了用于快速門級(jí)仿真的XL算法。1990年，Cadence公司收購(gòu)了GDA公司1991年，Cadence公司公開(kāi)發(fā)表Verilog語(yǔ)言，成立了OVI(OpenVerilogInternational)組織來(lái)負(fù)責(zé)VerilogHDL語(yǔ)言的發(fā)展。1995年制定了VerilogHDL的IEEE標(biāo)準(zhǔn)，即IEEE1364。2005年制定了verilogHDL的IEEE新標(biāo)準(zhǔn)，又稱SystemverilogV3.1標(biāo)準(zhǔn).1.Verilog的歷史1.1Verilog概述2.Verilog與VHDL兩者的區(qū)別：VHDL側(cè)重于系統(tǒng)級(jí)描述，從而更多的為系統(tǒng)級(jí)設(shè)計(jì)人員所采用Verilog側(cè)重于電路級(jí)描述，從而更多的為電路級(jí)設(shè)計(jì)人員所采用目前，設(shè)計(jì)者使用Verilog和VHDL的情況美國(guó)：Verilog:80%,VHDL:20%臺(tái)灣：Verilog:50%,VHDL:50%中國(guó)的微電子設(shè)計(jì)公司，90%以上采用Verilog，對(duì)于從事FPGA開(kāi)發(fā)設(shè)計(jì)者，掌握Verilog或VHDL都可以，對(duì)于ASIC設(shè)計(jì)者，必須掌握Verilog，掌握VHDL。3.VerilogHDL與C語(yǔ)言雖然Verilog的某些語(yǔ)法與C語(yǔ)言接近，但存在本質(zhì)上的區(qū)別Verilog是一種硬件語(yǔ)言，最終是為了產(chǎn)生實(shí)際的硬件電路或?qū)τ布娐愤M(jìn)行仿真C語(yǔ)言是一種軟件語(yǔ)言，是控制硬件來(lái)實(shí)現(xiàn)某些功能利用Verilog編程時(shí)，要時(shí)刻記得Verilog是硬件語(yǔ)言，要時(shí)刻將Verilog與硬件電路對(duì)應(yīng)起來(lái)SystemVerilogandSystemC:面向SOC4.Verilog的用途Verilog的主要應(yīng)用包括：ASIC和FPGA工程師編寫可綜合的RTL代碼高抽象級(jí)系統(tǒng)仿真進(jìn)行系統(tǒng)結(jié)構(gòu)開(kāi)發(fā)測(cè)試工程師用于編寫各種層次的測(cè)試程序用于ASIC和FPGA單元或更高層次的模塊的模型開(kāi)發(fā)1.數(shù)字IC設(shè)計(jì)層次與verilog描述抽象層次時(shí)序單位基本單元電路的功能描述系統(tǒng)級(jí)數(shù)據(jù)處理進(jìn)程及通信自然語(yǔ)言描述或者相互通信的進(jìn)程算法級(jí)運(yùn)算步運(yùn)算的控制行為有限狀態(tài)機(jī)、數(shù)據(jù)流圖、控制流圖寄存器變換級(jí)(RTL)時(shí)鐘周期寄存器、運(yùn)算、變換布爾方程、二元決策圖、有限狀態(tài)機(jī)邏輯門級(jí)延時(shí)邏輯門、器件（晶體管）原理圖電路級(jí)物理時(shí)間晶體管、R,L,C等電壓、電流的微分方程物理（版圖）級(jí)幾何圖形前端后端1.2結(jié)構(gòu)化設(shè)計(jì)方法Verilog既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述語(yǔ)言。Verilog模型可以是實(shí)際電路的不同層次的抽象，一般分為四個(gè)抽象級(jí)：系統(tǒng)說(shuō)明/行為級(jí)-設(shè)計(jì)文檔/算術(shù)描述RTL/功能級(jí)-Verilog門級(jí)/結(jié)構(gòu)級(jí)-Verilog版圖/物理級(jí)-幾何圖形行為綜合綜合前仿真邏輯綜合綜合后仿真版圖Verilog設(shè)計(jì)在抽象級(jí)上需要進(jìn)行折衷系統(tǒng)說(shuō)明/行為級(jí)-設(shè)計(jì)文檔/算術(shù)描述RTL/功能級(jí)-Verilog門級(jí)/結(jié)構(gòu)級(jí)-Verilog版圖/物理級(jí)-幾何圖形詳細(xì)程度低高輸入/仿真速度高低一個(gè)設(shè)計(jì)可以用任何層次來(lái)表示，當(dāng)設(shè)計(jì)從上而下進(jìn)行時(shí)，該設(shè)計(jì)就逐步接近物理實(shí)現(xiàn)，在表示上就更少了一些抽象。但一個(gè)設(shè)計(jì)所需的細(xì)節(jié)會(huì)隨著它在層次中的下降而增加。細(xì)節(jié)不充分會(huì)造成不精確的結(jié)果，過(guò)多的細(xì)節(jié)則會(huì)使該層次的設(shè)計(jì)復(fù)雜。Verilog可以在3個(gè)抽象級(jí)上建模n+n+SGD+版圖級(jí)電路級(jí)邏輯門級(jí)RTL級(jí)系統(tǒng)級(jí)和算法級(jí)行為描述(Behavior)數(shù)據(jù)流描述(DataFlow)結(jié)構(gòu)描述（Structure)混合描述||++行為級(jí)用功能塊之間的數(shù)據(jù)流對(duì)系統(tǒng)進(jìn)行描述在需要時(shí)在函數(shù)塊之間進(jìn)行調(diào)度賦值。RTL級(jí)/功能級(jí)用功能塊內(nèi)部或功能塊之間的數(shù)據(jù)流和控制信號(hào)描述系統(tǒng)基于一個(gè)已定義的時(shí)鐘的周期來(lái)定義系統(tǒng)模型結(jié)構(gòu)級(jí)/門級(jí)用基本單元(primitive)或低層元件(component)的連接來(lái)描述系統(tǒng)以得到更高的精確性，特別是時(shí)序方面。在綜合時(shí)用特定工藝和低層元件將RTL描述映射到門級(jí)網(wǎng)表抽象級(jí)(LevelsofAbstraction)描述選取設(shè)計(jì)工程師在不同的設(shè)計(jì)階段采用不同的抽象級(jí)首先在行為級(jí)描述各功能塊，以降低描述難度，提高仿真速度。在綜合前將各功能模塊進(jìn)行RTL級(jí)描述。用于綜合的庫(kù)中的大多數(shù)單元采用結(jié)構(gòu)級(jí)描述。在本教程中的結(jié)構(gòu)級(jí)描述部分將對(duì)結(jié)構(gòu)級(jí)(門級(jí))描述進(jìn)行更詳細(xì)的說(shuō)明。Verilog還有一定的晶體管級(jí)描述能力及算法級(jí)描述能力2.自頂向下（Top-Down)的結(jié)構(gòu)化設(shè)計(jì)方法

一個(gè)系統(tǒng)由總設(shè)計(jì)師先進(jìn)行系統(tǒng)描述，將系統(tǒng)劃分為若干模塊，編寫模塊模型(一般為行為級(jí))，仿真驗(yàn)證后，再把這些模塊分配給下一層的設(shè)計(jì)師，由他們完成模塊的具體設(shè)計(jì)，而總設(shè)計(jì)師負(fù)責(zé)各模塊的接口定義頂層模塊子模塊1子模塊2子模塊3基本單元基本單元基本單元基本單元基本單元基本單元(1).相對(duì)獨(dú)立、功能單一的模塊結(jié)構(gòu)結(jié)構(gòu)化設(shè)計(jì)的基本思想是將系統(tǒng)設(shè)計(jì)成由多個(gè)相對(duì)獨(dú)立、功能單一的模塊組成的結(jié)構(gòu)。由于模塊之間相對(duì)獨(dú)立，每一模塊就可以單獨(dú)地被理解、編寫、測(cè)試、排錯(cuò)和修改，從而可以有效防止錯(cuò)誤在模塊之間的擴(kuò)散，提高系統(tǒng)的質(zhì)量。

(2).“塊內(nèi)聯(lián)系大，塊間聯(lián)系小”的模塊性能標(biāo)準(zhǔn)模塊內(nèi)部聯(lián)系要大，模塊之間聯(lián)系要小，這是結(jié)構(gòu)化設(shè)計(jì)中衡量模塊相對(duì)獨(dú)立性能的標(biāo)準(zhǔn)。事實(shí)上，塊內(nèi)聯(lián)系和塊間聯(lián)系是同一個(gè)事物的兩個(gè)方面。若把聯(lián)系密切的成分組織在同一模塊中，塊內(nèi)系統(tǒng)高了，塊間聯(lián)系自然就少了。

(3).采用模塊結(jié)構(gòu)圖的描述方式結(jié)構(gòu)化設(shè)計(jì)方法使用的描述方式是模塊結(jié)構(gòu)圖，即以圖形的方式來(lái)表達(dá)。結(jié)構(gòu)化設(shè)計(jì)方法特點(diǎn):(1)分割后最底層的邏輯塊應(yīng)適合用邏輯語(yǔ)言進(jìn)行表達(dá)。如果利用邏輯圖作最底層模塊輸入方法，需要分解到門，觸發(fā)器和宏模塊一級(jí)；用HDL行為描述語(yǔ)言則可以分解到算法一級(jí)。(2)考慮共享模塊。在設(shè)計(jì)中，往往會(huì)出現(xiàn)一些功能相似的邏輯模塊，相似的功能應(yīng)該設(shè)計(jì)成共享的基本模塊，象子程序一樣由高層邏輯塊調(diào)用。這樣可以減少需要設(shè)計(jì)的模塊數(shù)目、改善設(shè)計(jì)的結(jié)構(gòu)化特性。(3)接口信號(hào)線最少。復(fù)雜的接口信號(hào)容易引起設(shè)計(jì)錯(cuò)誤，并且給布線帶來(lái)困難。以交互信號(hào)的最少的地方為邊界劃分模塊，用最少的信號(hào)線進(jìn)行信號(hào)和數(shù)據(jù)的交換為最佳的方法。模塊劃分原則:(4)結(jié)構(gòu)均稱。同層次的模塊之間，在資源和I／O分配上，不出現(xiàn)懸殊的差異，沒(méi)有明顯的結(jié)構(gòu)和性能上的瓶頸。(5)通用性好，易于移植。模塊的劃分和設(shè)計(jì)應(yīng)滿足通用性要求，模塊設(shè)計(jì)應(yīng)考慮移植的問(wèn)題。一個(gè)好的設(shè)計(jì)模型塊應(yīng)該可以在其它設(shè)計(jì)中使用，并且容易升級(jí)和移植；另外，在設(shè)計(jì)中應(yīng)盡可能避免使用與器件有關(guān)的特性，即設(shè)計(jì)具有可移植性。

1.3Verilog建模現(xiàn)在我們將層次建模的概念和verilog聯(lián)系起來(lái)。verilog使用模塊(module)的概念來(lái)代表一個(gè)基本的功能塊。模塊通過(guò)接口(輸入和輸出)被高層的模塊調(diào)用，但隱藏了內(nèi)部的實(shí)現(xiàn)細(xì)節(jié)。這樣就使得設(shè)計(jì)者可以方便地對(duì)某個(gè)模塊進(jìn)行修改，而不影響設(shè)計(jì)的其他部分。線。線是器件管腳之間的物理連線；Verilog中用變量wire器件。等同于模塊的概念。Verilog中用moduleVerilogHDL的建模實(shí)際上就是如何使用HDL語(yǔ)言對(duì)數(shù)字電路的兩種基本要素的特性及相互之間的關(guān)系進(jìn)行描述的過(guò)程。在數(shù)字電路設(shè)計(jì)中，數(shù)字電路可簡(jiǎn)單歸納為兩種要素：線和器件。verilog中，模塊聲明由關(guān)鍵字module開(kāi)始，關(guān)鍵字endmoduIe則必須出現(xiàn)在模塊定義的結(jié)尾。每個(gè)模塊必須具有一個(gè)模塊名，由它惟一地標(biāo)識(shí)這個(gè)模塊。模塊的端口列表則描述這個(gè)模塊的輸入和輸出端口。Module<模塊名>(模塊端口列表）…………..＜模塊內(nèi)容＞…………….endmoduIe簡(jiǎn)單的例子（數(shù)據(jù)流方式）

module

HalfAdder(A,B,Sum,Carry);inputA,B;outputSum,Carry;

assign#2Sum=A^B;assign#5Carry=A&B;

endmoduleModule定義了一個(gè)模塊或一個(gè)器件，對(duì)模塊的描述是任意的，可以是行為描述、數(shù)據(jù)流描述或結(jié)構(gòu)描述頂層模南塊子模塊1子模塊2子模塊3基本單滋元基本單元基本單元基本單元基本單熄元基本單渾元modu確let足op(A冒,B,及,C,禮D,…)百;Sec碰ond歪_1(軌……)鉛;Sec惕ond萌_2(趨……)三;Seco難nd_3邀(……)牢;end是mod澇ulemodu蜂les獸econ根d_1(扶…);Thir特d_1(饅……);Thir要d_2(夏……);end侍mod特ulemod糕ule污se帳con輔d_2研(…)赤;Thi允rd_這3(…括…);Thir楚d_4(森……);end菜mod面ulemodu雪les奇econ優(yōu)d_3(卷…);Thi刃rd_業(yè)5(…賭…);Thir盞d_6(疏……);end徐mod華ulemodu握l(shuí)eT兇hird炊_1(…局);…………數(shù)..end位mod屯ulemod討ule琴Th蕉ird賊_2(腿…);………冰…..endm姓odul遺emod持ule抖Th巧ird百_3(毀…);………莫…..endm只odul克emod儉ule皮Th臭ird與_4(肢…);………棋…..end葬mod坐ulemod兔ule蛛Th懂ird自_5(靈…);………磁…..end殼mod謠ulemod替ule圖Th鏈ird少_6(烏…);………許…..endm僚odul芽e例設(shè)計(jì)一提個(gè)4位二噸進(jìn)制脈動(dòng)像進(jìn)位計(jì)數(shù)甚器T’觸發(fā)器tff0qT’觸發(fā)器tff1qT’觸發(fā)器tff2qT’觸發(fā)器tff2qq0q1q2q3clockresetD觸發(fā)器D_FFqclockdresetqT’觸發(fā)器4位二震進(jìn)制脈鼓動(dòng)進(jìn)位起計(jì)數(shù)器困由4個(gè)律T‘觸緩發(fā)器構(gòu)乓成，而癥很一個(gè)童T’觸奔發(fā)器可幼由一個(gè)哲D觸發(fā)代器和一長(zhǎng)個(gè)非門施構(gòu)成脈動(dòng)進(jìn)位計(jì)數(shù)器T’觸發(fā)器tff0T’觸發(fā)器tff1T’觸發(fā)器tff2T’觸發(fā)器tff3D_FF非門D_FF非門D_FF非門D_FF非門modu里lerip各ple復(fù)_ca位rry秩_co議unt壟er竄(q,則cl齡k,乳res辭et)蒸;outp塊ut[3:0雞]q;inp浮utclk,則res槍et;T_F描Ftff0模(q[0坡],cl淘k,re畏set)冤;T_F陵Ftff蘭1(q委[1]投,q[逢0],織res尼et)找;T_F賀Ftff罰2(q商[2]厲,q[里1],演res瘡et)腫;T_FFtff篩3(q歇[3]京,q[圍2],挺res符et)涌;end孩mod伙uleT’觸發(fā)器tff0qT’觸發(fā)器tff1qT’觸發(fā)器tff2qT’觸發(fā)器tff2qq0q1q2q3clockresetD觸發(fā)器D_FFqclockdresetqT’觸發(fā)器mod舅uleT_F