第8章(3)第2節(jié)門電路及第3節(jié)組合邏輯電路的分析和設(shè)計(jì)

1、概述

門電路是用以實(shí)現(xiàn)邏輯運(yùn)算的電子電路，與已經(jīng)講過(guò)的邏輯運(yùn)算相對(duì)應(yīng)。

常用的門電路在邏輯功能上有與門、或門、非門、與非門、或非門、與或非門、異或門等。正邏輯：高電平表示邏輯1、低電平表示邏輯0。負(fù)邏輯：高電平表示邏輯0、低電平表示邏輯1。獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)。目前一頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)2、獲得高低電平的方法及高電平和低電平的含義

目前二頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。10高電平低電平01高電平低電平正邏輯體制負(fù)邏輯體制目前三頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)3、半導(dǎo)體二極管的開關(guān)特性Ui>0.5V時(shí)，二極管導(dǎo)通。Ui<0.5V時(shí)，二極管截止，iD=0。

IF

0.7

1iD(mA)

uD(V)伏安特性UBR0Ui<0.7V時(shí)，二極管截止，iD=0Ui>0.7V時(shí)，二極管導(dǎo)通目前四頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)ui＝0V時(shí)，二極管截止，如同開關(guān)斷開，uo＝0V。目前五頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)ui＝5V時(shí)，二極管導(dǎo)通，如同0.7V的電壓源，uo＝4.3V。目前六頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)2.1二極管與門Y=A·BABY二、基本邏輯門電路目前七頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)2.2二極管或門Y=A+B目前八頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)uI很小，使uBE＜

Uth時(shí)，三極管截止，iB≈0，三極管工作于截止?fàn)顟B(tài)，C、E之間不導(dǎo)通。三極管為什么能用作開關(guān)？

怎樣控制它的開和關(guān)？IC(sat)uCEUCE(sat)OiCMNT臨界飽和線

飽和區(qū)放大區(qū)截止區(qū)uI=UILuBE+-2.3三極管非門目前九頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)三極管的開關(guān)作用及其條件

當(dāng)輸入

uI為高電平，使iB≥

IB(sat)時(shí)，三極管飽和。

uBE

UCE(sat)0.3V0，C、E間相當(dāng)于開關(guān)合上。

IC(sat)uCEUCE(sat)OiCMNT臨界飽和線

飽和區(qū)放大區(qū)截止區(qū)uI=UILuBE+-目前十頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)非門電路0110YA非邏輯真值表非門符號(hào)1AYUBCEIC0.3V三極管開關(guān)狀態(tài)表達(dá)式：飽和導(dǎo)通RC+UCCAY3V0RB目前十一頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)

要求：理解TTL與非門的組成和工作原理。3、集成邏輯門

(Transistor-TransistorLogicIntegratedCircuit,TTL)TTL—晶體管-晶體管邏輯集成電路目前十二頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)目前十三頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)T1：多發(fā)射極晶體管，構(gòu)成與門電路典型TTL與非門電路的結(jié)構(gòu)C1目前十四頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)輸入級(jí)倒相級(jí)輸出級(jí)、TTL反相器的電路結(jié)構(gòu)和工作原理目前十五頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)1.輸入低電平（0.2V）時(shí)三個(gè)PN結(jié)導(dǎo)通需2.1V0.9V不足以讓T2、T5導(dǎo)通T2、T5截止目前十六頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)1.輸入低電平（0.2V）時(shí)vovo=5－vR2－vbe4－vD2≈3.6V

輸出高電平目前十七頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)2.輸入為高電平（3.4V）時(shí)電位被嵌在2.1V全導(dǎo)通vB1=VIH+VON=4.1V發(fā)射結(jié)反偏VT2C=Ube5+Uce21V截止T2、T5飽和導(dǎo)通目前十八頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)2.輸入為高電平（3.4V）時(shí)vo=VCE5≈0.3V輸出低電平目前十九頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)

輸入為高電平時(shí)，輸出為低電平。結(jié)論綜上所述,該電路實(shí)現(xiàn)了“非”邏輯功能,即

因此，輸入為低電平時(shí)，輸出為高電平。目前二十頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)當(dāng)有兩個(gè)輸入端A、B時(shí),推廣:當(dāng)有三個(gè)輸入端A、B、C時(shí),目前二十一頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)3.1.3TTL反相器的主要參數(shù)傳輸延遲時(shí)間tviotvoo50%50%tpdHLtpdLH平均傳輸時(shí)間平均傳輸延遲時(shí)間tpd表征了門電路的開關(guān)速度。目前二十二頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)標(biāo)準(zhǔn)TTL門輸入／輸出邏輯電平：輸入邏輯低電平UIL為0～0.8V；輸入邏輯高電平UIH為2～5V；輸出邏輯低電平UOL為0～0.4V；輸出邏輯高電平UOH為2.4～5V。目前二十三頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL電壓傳輸特性曲線標(biāo)準(zhǔn)高電平USH

當(dāng)uO≥

USH時(shí)，則認(rèn)為輸出高電平，通常取USH=3V。標(biāo)準(zhǔn)低電平USL當(dāng)uO≤

USL時(shí)，則認(rèn)為輸出低電平，通常取USL=0.3V。閾值電壓UTH轉(zhuǎn)折區(qū)中點(diǎn)對(duì)應(yīng)的輸入電壓，又稱門檻電平。USH=3VUSL=0.3VUOFFUONUTH目前二十四頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)3.2CMOS門電路1、MOS管的開關(guān)特性在CMOS集成電路中，以金屬－氧化物－半導(dǎo)體場(chǎng)效應(yīng)管（MOS管)作為開關(guān)器件。一、MOS管的結(jié)構(gòu)和工作原理PNNGSD金屬鋁兩個(gè)N區(qū)SiO2絕緣層P型襯底導(dǎo)電溝道目前二十五頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)目前二十六頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)vGS=0時(shí)PNNGSDvGSvDSiD=0D、S間相當(dāng)于兩個(gè)背靠背的PN結(jié)SDB

不論D、S間有無(wú)電壓，均無(wú)法導(dǎo)通，不能導(dǎo)電。目前二十七頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)PNNGSDVDSVGSvGS>0時(shí)vGS足夠大時(shí)（vGS>VGS(th)），形成電場(chǎng)G—B,把襯底中的電子吸引到上表面，除復(fù)合外，剩余的電子在上表面形成了N型層（反型層）為D、S間的導(dǎo)通提供了通道。VGS(th)稱為閾值電壓(開啟電壓）源極與襯底接在一起N溝道可以通過(guò)改變vGS的大小來(lái)控制iD的大小。目前二十八頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)當(dāng)vI=vGS<VGS(th)時(shí)，MOS管工作在截止區(qū)。D-S間相當(dāng)于斷開的開關(guān)，vO≈vDD.特點(diǎn)：

用途：做無(wú)觸點(diǎn)的、斷開狀態(tài)的電子開關(guān)。目前二十九頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)當(dāng)vI>VGS(th)且vI繼續(xù)升高時(shí)，MOS管工作在可變電阻區(qū)。MOS管導(dǎo)通內(nèi)阻RON很小，D-S間相當(dāng)于閉合的開關(guān),vO≈0。用途：做壓控線性電阻和無(wú)觸點(diǎn)的、閉合狀態(tài)的電子開關(guān)。特點(diǎn):管壓降vDS

很小。目前三十頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)MOS管的四種基本類型GSDN溝道耗盡型GSDN溝道增強(qiáng)型目前三十一頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)GSDP溝道增強(qiáng)型GSDP溝道耗盡型在數(shù)字電路中，多采用增強(qiáng)型。目前三十二頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)目前三十三頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)目前三十四頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)2、CMOS反相器工作原理PMOS管NMOS管CMOS電路VDDT1T2vIvO（1）電路結(jié)構(gòu)當(dāng)NMOS管和PMOS管成對(duì)出現(xiàn)在電路中，且二者在工作中互補(bǔ)，稱為CMOS管。目前三十五頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)

（a）結(jié)構(gòu)示意圖（b）電路圖CMOS反相器電路結(jié)構(gòu)SpGPDpDNGNSN目前三十六頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)AuIYuOVDDSGDDGSBVPVNBAuIYuOVDDSGDDGSBVPVNB構(gòu)成互補(bǔ)對(duì)稱結(jié)構(gòu)要求VDD>UGS(th)N+｜UGS(th)P｜且UGS(th)N=｜UGS(th)P｜增強(qiáng)型NMOS管開啟電壓AuIYuOVDDBVPVNBPMOS管襯底接最高電位.增強(qiáng)型PMOS管開啟電壓（2）CMOS非門的工作原理增強(qiáng)型NMOS管(驅(qū)動(dòng)管)增強(qiáng)型PMOS管(負(fù)載管)NMOS管襯底接最低電位。SpGPDpDNGNSN目前三十七頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)VDDTPTNvIvOvI=0（低電平）截止vo=“１”導(dǎo)通SpGPDpDNGNSN目前三十八頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)vI=1(高電平VDD)VDDT1T2vIvO導(dǎo)通vo=“０”截止靜態(tài)下，無(wú)論vI是高電平還是低電平，T1、T2總有一個(gè)截止，因此CMOS反相器的靜態(tài)功耗極小。SpGPDpDNGNSN目前三十九頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)①C＝0、C’＝1，即C端為低電平（0V）、C’端為高電平（＋VDD）時(shí)，T1和T2都不具備開啟條件而截止。輸入和輸出之間相當(dāng)于開關(guān)斷開一樣，呈高阻態(tài)。3、CMOS傳輸門增強(qiáng)型PMOS管，開啟電壓為低電平增強(qiáng)型NMOS管，開啟電壓為高電平GGDDSS目前四十頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)②C＝1、C’＝0，即C端為高電平（＋VDD）、C’端為低電平（0V）時(shí)，T1和T2至少有一個(gè)導(dǎo)通，輸入和輸出之間相當(dāng)于開關(guān)接通一樣，呈低阻態(tài)，vo＝vi。GGDDSS目前四十一頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)雙向模擬開關(guān)思考：P1588-9目前四十二頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)4、集成門電路的封裝：雙列直插式如：TTL門電路芯片（四2輸入與非門，型號(hào)74LS00

)14腳雙列直插外形管腳目前四十三頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)多余輸入端的處理接

VCC通過(guò)

1~10k電阻接

VCC與有用輸入端并接TTL電路輸入端懸空時(shí)相當(dāng)于輸入高電平，與門和與非門等的多余輸入端可懸空，但使用中多余輸入端一般不懸空，以防止干擾。目前四十四頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)或門和或非門的多余輸入端接邏輯

0,或者與有用輸入端并接思考：P1588-10目前四十五頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)1、概述2、組合邏輯電路的分析方法3、組合邏輯電路的設(shè)計(jì)方法第8章第3節(jié)

第3、4點(diǎn)

組合邏輯電路的分析和設(shè)計(jì)方法目前四十六頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)1、組合邏輯電路的特點(diǎn)與描述方法組合邏輯電路的邏輯功能特點(diǎn)：

沒(méi)有存儲(chǔ)和記憶作用。

組合電路的組成特點(diǎn)：

由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒(méi)有反饋回路。組合電路的描述方法主要有邏輯表達(dá)式、真值表和邏輯圖等。目前四十七頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)組合邏輯電路的框圖

組合邏輯電路在電路結(jié)構(gòu)上不包含存儲(chǔ)單元，僅僅是由各種門電路組成，目前四十八頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)2、組合邏輯電路的分析方法組合邏輯電路圖寫出邏輯表達(dá)式分析方法步驟：化簡(jiǎn)說(shuō)明功能列真值表已知邏輯電路說(shuō)明邏輯功能分析目標(biāo)：目前四十九頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)邏輯圖邏輯表達(dá)式11最簡(jiǎn)表達(dá)式22從輸入到輸出逐級(jí)寫出化簡(jiǎn)目前五十頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)最簡(jiǎn)與或表達(dá)式3真值表34電路的邏輯功能

當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。

所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過(guò)。400010111目前五十一頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)P1588-17目前五十二頁(yè)\總數(shù)五十五頁(yè)\編于二十一點(diǎn)3、組合邏輯電路的基本設(shè)計(jì)方法設(shè)計(jì)思路：基本步驟：分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的組合邏輯電路。分析設(shè)計(jì)要求→列出真