實(shí)驗(yàn)一verilog門級建模

計(jì)算機(jī)系

常成娟

電子信息科學(xué)與技術(shù)

電科計(jì)算機(jī)系

常成娟

電子信息科學(xué)與技術(shù)

電科0603

22號西安郵電學(xué)院verilog設(shè)計(jì)基礎(chǔ)課內(nèi)實(shí)驗(yàn)報(bào)告書系部名稱學(xué)生姓名專業(yè)名稱班級學(xué)號間：2006-9-11至2006-9-22實(shí)驗(yàn)題目門級建模一、 實(shí)驗(yàn)內(nèi)容1、 使用bufifO和bufifl設(shè)計(jì)一個(gè)二選一多路選擇器;2、 在設(shè)計(jì)完成后，寫出激勵(lì)模塊對其進(jìn)行仿真。二、 詳細(xì)設(shè)計(jì)多路選擇器，如下圖所示：門b1和b2的延遲如下所示:最小值典型值最大值上升延遲123下降延遲345關(guān)斷延遲567用三個(gè)輸入端in1，in2，s，—個(gè)輸出端out，其功能是實(shí)現(xiàn)一個(gè)二選一多路選擇器。用s來控制輸出。用下面的輸入——輸出關(guān)系表對其功能進(jìn)行驗(yàn)證：In0In1sOut01110100101010011010三、仿真結(jié)果□INO=CUN1=1,S=1J3UT=mBINO=CUN1=1,S=1UT=11OINO=□」N1=1,S=0.0UT=114IN0=□」N1=1.S=0.0UT=w16IN0=□」N1=1,S=0.0UT=□20IN0=「1N1=O.S=1,OUT=□30IN0="I」N1=O.S=0.0UT=□32IN0=「1N1=O.S=0.0UT=w36IN0="I」N1=O.S=0.0UT=140IN0=「1N1=O.S=1,OUT=144IN0=1JN1=0,S=1JZlUT=m46IN0="I」Z1=0,3=1,OUT=□四、 調(diào)試情況，設(shè)計(jì)技巧及體會通過本次實(shí)驗(yàn)我學(xué)會了從門級抽象的角度來設(shè)計(jì)電路，同時(shí)練習(xí)了所學(xué)的詞法約定和語法結(jié)構(gòu)、模塊以及端口。學(xué)會自己獨(dú)立使用verilog語言對實(shí)際硬件建模。并學(xué)會了如何設(shè)計(jì)激勵(lì)，盡可能把在容易出現(xiàn)的錯(cuò)誤找出來地方改變激勵(lì)信號，在五、 源程序清單modulemux2(out,ini,inO,s);outputout;inputinO,in1,s;bufifO#(1:2:3,3:4:5,5:6:7)b1(out,inO,s);bufifi#(1:2:3,3:4:5,5:6:7)b2(out,in1,s);endmodulemodulet_mux2;regIN1,IN0,S;wireOUT;mux2s1(0UT,IN1,IN0,S);initialbeginINO=0;IN1=1;S=1;#10S=0;#10S=1;INO=1;IN1=0;S=1;#10S=0;#10S=1;endinitial$monitor($ti