時序邏輯電路

關于時序邏輯電路第1頁，課件共86頁，創(chuàng)作于2023年2月目錄6.1概述6.2時序邏輯電路的分析方法6.3時序邏輯電路的設計方法6.4若干常用的時序邏輯電路第2頁，課件共86頁，創(chuàng)作于2023年2月數(shù)字電路組合邏輯電路（組合電路）時序邏輯電路（時序電路）一、組合邏輯電路的特點邏輯功能：任意時刻的輸出僅取決于該時刻的輸入，與電路原來的狀態(tài)無關。電路結構：電路中不含記憶（存儲）元件。6.1概述二、時序邏輯電路的特點任一時刻的輸出不僅取決于該時刻的輸入，還與電路原來的狀態(tài)有關。邏輯功能：①電路中含存儲電路和組合電路；②存儲器狀態(tài)和輸入變量共同決定輸出。電路結構：返回第3頁，課件共86頁，創(chuàng)作于2023年2月返回例：串行加法器電路。

兩個多位數(shù)相加時，采取從低位到高位逐位相加的方式完成運算。完整的串行加法器電路，應具備：將兩個加數(shù)和來自低位的進位相加的功能；記憶功能，將相加后的進位結果保存下來，用作高一位加法時使用。全加器

由觸發(fā)器構成的存儲電路。第4頁，課件共86頁，創(chuàng)作于2023年2月三、時序電路的一般結構形式與邏輯功能表示方法返回一般結構形式第5頁，課件共86頁，創(chuàng)作于2023年2月邏輯表達式有：返回

時序電路的邏輯功能可用邏輯表達式、狀態(tài)轉換表、卡諾圖、狀態(tài)轉換圖、時序圖和邏輯圖6種方式表示，這些表示方法在本質上是相同的，可以互相轉換。第6頁，課件共86頁，創(chuàng)作于2023年2月四、時序電路的分類(1)根據(jù)時鐘分類同步時序電路中：各個觸發(fā)器的時鐘脈沖相同。即電路中有一個統(tǒng)一的時鐘脈沖，每來一個時鐘脈沖，電路的狀態(tài)只改變一次。異步時序電路中：各個觸發(fā)器的時鐘脈沖不同。即電路中沒有統(tǒng)一的時鐘脈沖來控制電路狀態(tài)的變化，電路狀態(tài)改變時，電路中要更新狀態(tài)的觸發(fā)器的翻轉有先有后，是異步進行的。返回第7頁，課件共86頁，創(chuàng)作于2023年2月穆爾型時序電路：輸出僅決定于電路的現(xiàn)態(tài)，與電路當前的輸入無關；或者根本就不存在獨立設置的輸出，而以電路的狀態(tài)直接作為輸出。（2）根據(jù)輸出分類米利型時序電路：輸出不僅與現(xiàn)態(tài)有關，而且還決定于電路當前的輸入。返回第8頁，課件共86頁，創(chuàng)作于2023年2月6.2時序電路的分析方法返回

分析一個時序電路，就是要找出給定時序電路的邏輯功能。具體地說，就是要求找出電路的狀態(tài)和輸出的狀態(tài)在輸入變量和時鐘信號作用下的變化規(guī)律。同步時序電路的分析方法(掌握)異步時序電路的分析方法(了解)第9頁，課件共86頁，創(chuàng)作于2023年2月邏輯圖寫出時鐘方程、驅動方程和輸出方程寫出狀態(tài)方程畫出狀態(tài)圖、狀態(tài)表或時序圖判斷電路邏輯功能1235同步時序電路的分析步驟：

計算4返回第10頁，課件共86頁，創(chuàng)作于2023年2月例1：時鐘方程：輸出方程：輸出僅與電路現(xiàn)態(tài)有關，為穆爾型時序電路。同步時序電路的時鐘方程可省去不寫。驅動方程：1寫方程式返回第11頁，課件共86頁，創(chuàng)作于2023年2月2求狀態(tài)方程JK觸發(fā)器的特性方程：將各觸發(fā)器的驅動方程代入，即得電路的狀態(tài)方程：返回——邏輯電路現(xiàn)態(tài)與次態(tài)的關系第12頁，課件共86頁，創(chuàng)作于2023年2月3計算、列狀態(tài)表狀態(tài)表——將任何一組輸入變量及電路初態(tài)的取值代入狀態(tài)方程和輸出方程，即可算出電路的次態(tài)和現(xiàn)態(tài)下的輸出值，以得到的次態(tài)作為新的初態(tài)，和這時的輸入變量取值一起再帶入狀態(tài)方程和輸出方程進行計算，又得到一組新的次態(tài)和輸出值。如此繼續(xù)下去，將全部的計算結果列成真值表的形式，就得到了狀態(tài)轉換表。返回第13頁，課件共86頁，創(chuàng)作于2023年2月3計算、列狀態(tài)表00000101001110010111011100101110111100001010011000001100返回第14頁，課件共86頁，創(chuàng)作于2023年2月4畫狀態(tài)圖、時序圖狀態(tài)圖

狀態(tài)圖中：“000”等表示電路的各個狀態(tài)，箭頭表示狀態(tài)轉換的方向，箭頭上方注明狀態(tài)轉換前的輸入變量取值和輸出值，輸入變量取值寫在斜線左邊，輸出值寫在斜線右邊。返回第15頁，課件共86頁，創(chuàng)作于2023年2月5電路功能時序圖

每經過6個時鐘信號以后電路的狀態(tài)循環(huán)變化一次，所以這個電路具有對時鐘信號計數(shù)的功能。是一個六進制同步加法計數(shù)器。當對第6個脈沖計數(shù)時，計數(shù)器又重新從000開始計數(shù)，并產生輸出Y＝1。返回第16頁，課件共86頁，創(chuàng)作于2023年2月例2：輸出方程：輸出與輸入有關，為米利型時序電路。同步時序電路，時鐘方程省去。驅動方程：1寫方程式返回第17頁，課件共86頁，創(chuàng)作于2023年2月2求狀態(tài)方程T觸發(fā)器的特性方程：將各觸發(fā)器的驅動方程代入，即得電路的狀態(tài)方程：返回第18頁，課件共86頁，創(chuàng)作于2023年2月3計算、列狀態(tài)表返回第19頁，課件共86頁，創(chuàng)作于2023年2月45電路功能由狀態(tài)圖可以看出，當輸入X＝0時，在時鐘脈沖CLK的作用下，電路的4個狀態(tài)按遞增規(guī)律循環(huán)變化，即：00→01→10→11→00→…當X＝1時，在時鐘脈沖CLK的作用下，電路的4個狀態(tài)按遞減規(guī)律循環(huán)變化，即：00→11→10→01→00→…所以：該電路既具有遞增計數(shù)功能，又具有遞減計數(shù)功能，是一個2位二進制同步可逆計數(shù)器。畫狀態(tài)圖、時序圖返回第20頁，課件共86頁，創(chuàng)作于2023年2月設計要求原始狀態(tài)圖最簡狀態(tài)圖畫電路圖檢查電路能否自啟動1246時序電路的設計步驟：選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅動方程5狀態(tài)分配3化簡6.3時序電路的設計方法返回第21頁，課件共86頁，創(chuàng)作于2023年2月例3：1建立原始狀態(tài)圖設計一個按自然態(tài)序變化的7進制同步加法計數(shù)器，計數(shù)規(guī)則為逢七進一，產生一個進位輸出。狀態(tài)化簡2狀態(tài)分配3已經最簡。已是二進制狀態(tài)。返回第22頁，課件共86頁，創(chuàng)作于2023年2月4選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅動方程由于要求采用同步方案，故時鐘方程為：求輸出方程：需用3位二進制代碼，選用3個CLK下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。選觸發(fā)器：求時鐘方程：返回第23頁，課件共86頁，創(chuàng)作于2023年2月求狀態(tài)方程不化簡，以便使之與JK觸發(fā)器的特性方程的形式一致。返回第24頁，課件共86頁，創(chuàng)作于2023年2月比較，得驅動方程：電路圖5返回第25頁，課件共86頁，創(chuàng)作于2023年2月檢查電路能否自啟動6將無效狀態(tài)111代入狀態(tài)方程計算：可見111的次態(tài)為有效狀態(tài)000，電路能夠自啟動。返回檢查無效狀態(tài)的次態(tài)是否為有效狀態(tài)循環(huán)中的某一種。方法：第26頁，課件共86頁，創(chuàng)作于2023年2月例4：設計一個串行數(shù)據(jù)檢測電路，當連續(xù)輸入3個或3個以上1時，電路的輸出為1，其它情況下輸出為0。如：輸入X 101100111011110

輸出Y 0000000010001101建立原始狀態(tài)圖S0S1S2S3設電路開始處于初始狀態(tài)為S0。第一次輸入1時，由狀態(tài)S0轉入狀態(tài)S1，并輸出0；1/0X/Y若繼續(xù)輸入1，由狀態(tài)S1轉入狀態(tài)S2，并輸出0；1/0如果仍接著輸入1，由狀態(tài)S2轉入狀態(tài)S3，并輸出1；1/1此后若繼續(xù)輸入1，電路仍停留在狀態(tài)S3，并輸出1。1/1

電路無論處在什么狀態(tài)，只要輸入0，都應回到初始狀態(tài)，并輸出0，以便重新計數(shù)。0/00/00/00/0返回第27頁，課件共86頁，創(chuàng)作于2023年2月

原始狀態(tài)圖中，凡是在輸入相同時，輸出相同、要轉換到的次態(tài)也相同的狀態(tài)，稱為等價狀態(tài)。狀態(tài)化簡就是將多個等價狀態(tài)合并成一個狀態(tài)，把多余的狀態(tài)都去掉，從而得到最簡的狀態(tài)圖。狀態(tài)化簡2狀態(tài)分配3

所得原始狀態(tài)圖中，狀態(tài)S2和S3等價。因為它們在輸入為1時輸出都為1，且都轉換到次態(tài)S3；在輸入為0時輸出都為0，且都轉換到次態(tài)S0。所以它們可以合并為一個狀態(tài)，合并后的狀態(tài)用S2表示。S0=00S1=01S2=10返回第28頁，課件共86頁，創(chuàng)作于2023年2月4選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅動方程

需用2位二進制代碼，選用2個CLK下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1表示。采用同步方案，即?。狠敵龇匠虪顟B(tài)方程返回第29頁，課件共86頁，創(chuàng)作于2023年2月比較，得驅動方程：電路圖5檢查電路能否自啟動6將無效狀態(tài)11代入輸出方程和狀態(tài)方程計算：電路能夠自啟動。返回第30頁，課件共86頁，創(chuàng)作于2023年2月本節(jié)小結

時序電路的特點是：在任何時刻的輸出不僅和輸入有關，而且還決定于電路原來的狀態(tài)。為了記憶電路的狀態(tài)，時序電路必須包含有存儲電路。存儲電路通常以觸發(fā)器為基本單元電路構成。時序電路可分為同步時序電路和異步時序電路兩類。它們的主要區(qū)別是，前者的所有觸發(fā)器受同一時鐘脈沖控制，而后者的各觸發(fā)器則受不同的脈沖源控制。時序電路的邏輯功能可用邏輯圖、狀態(tài)方程、狀態(tài)表、卡諾圖、狀態(tài)圖和時序圖等6種方法來描述，它們在本質上是相通的，可以互相轉換。時序電路的分析，就是由邏輯圖到狀態(tài)圖的轉換；而時序電路的設計，在畫出狀態(tài)圖后，其余就是由狀態(tài)圖到邏輯圖的轉換。返回第31頁，課件共86頁，創(chuàng)作于2023年2月6.4若干常用的時序邏輯電路返回寄存器和移位寄存器計數(shù)器順序脈沖發(fā)生器(了解)序列信號發(fā)生器(了解)第32頁，課件共86頁，創(chuàng)作于2023年2月6.4.1寄存器和移位寄存器返回

在數(shù)字電路中，用來存放二進制數(shù)據(jù)或代碼的電路稱為寄存器。

寄存器是由具有存儲功能的觸發(fā)器組合起來構成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的寄存器，需用n個觸發(fā)器來構成。第33頁，課件共86頁，創(chuàng)作于2023年2月

按照功能的不同，可將寄存器分為基本寄存器和移位寄存器兩大類?；炯拇嫫髦荒懿⑿兴腿霐?shù)據(jù)，需要時也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。返回第34頁，課件共86頁，創(chuàng)作于2023年2月一、基本寄存器1、單拍工作方式基本寄存器

無論寄存器中原來的內容是什么，只要送數(shù)控制時鐘脈沖CLK上升沿到來，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D0～D3，就立即被送入寄存器中，即有：返回第35頁，課件共86頁，創(chuàng)作于2023年2月2、雙拍工作方式基本寄存器（1）清零。CR=0，異步清零。即有：（2）送數(shù)。CR=1時，CLK上升沿送數(shù)。即有：（3）保持。在CR=1、CLK上升沿以外時間，寄存器內容將保持不變。返回第36頁，課件共86頁，創(chuàng)作于2023年2月二、移位寄存器1、單向移位寄存器并行輸出4位右移移位寄存器時鐘方程：驅動方程：狀態(tài)方程：返回第37頁，課件共86頁，創(chuàng)作于2023年2月

因為從CLK上升沿到達開始到輸出端新狀態(tài)的建立需要經過一段傳輸延遲時間，所以當CLK的上升沿同時作用于所有觸發(fā)器時，他們輸入端(D端)的狀態(tài)還沒來得及改變。于是FF1按Q0原來的狀態(tài)翻轉，F(xiàn)F2按Q1原來的狀態(tài)翻轉，F(xiàn)F3按Q2原來的狀態(tài)翻轉。同時，加到寄存器輸入端D0的代碼Di存入FF0。

總的效果相當于移位寄存器里原有的代碼依次右移了1位。返回第38頁，課件共86頁，創(chuàng)作于2023年2月返回第39頁，課件共86頁，創(chuàng)作于2023年2月并行輸出4位左移移位寄存器時鐘方程：驅動方程：狀態(tài)方程：返回第40頁，課件共86頁，創(chuàng)作于2023年2月返回第41頁，課件共86頁，創(chuàng)作于2023年2月單向移位寄存器具有以下主要特點：(1)單向移位寄存器中的數(shù)碼，在CLK脈沖操作下，可以依次右移或左移。(2)n位單向移位寄存器可以寄存n位二進制代碼。n個CLK脈沖即可完成串行輸入工作，此后可從Q0～Qn-1端獲得并行的n位二進制數(shù)碼，再用n個CLK脈沖又可實現(xiàn)串行輸出操作。(3)若串行輸入端狀態(tài)為0，則n個CLK脈沖后，寄存器便被清零。返回第42頁，課件共86頁，創(chuàng)作于2023年2月M=0時右移M=1時左移2、雙向移位寄存器返回第43頁，課件共86頁，創(chuàng)作于2023年2月3、集成雙向移位寄存器74LS194返回DSR——數(shù)據(jù)右移串行輸入端DSL——數(shù)據(jù)左移串行輸入端D0~D3——數(shù)據(jù)并行輸入端Q0~Q3——數(shù)據(jù)并行輸出端M0,M1——工作狀態(tài)控制端CLK——時鐘信號輸入端CR——異步清零端第44頁，課件共86頁，創(chuàng)作于2023年2月返回雙向移位寄存器74LS194的功能表第45頁，課件共86頁，創(chuàng)作于2023年2月本節(jié)小結寄存器是用來存放二進制數(shù)據(jù)或代碼的電路，是一種基本時序電路。任何現(xiàn)代數(shù)字系統(tǒng)都必須把需要處理的數(shù)據(jù)和代碼先寄存起來，以便隨時取用。寄存器分為基本寄存器和移位寄存器兩大類?；炯拇嫫鞯臄?shù)據(jù)只能并行輸入、并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)可以并行輸入、并行輸出，串行輸入、串行輸出，并行輸入、串行輸出，串行輸入、并行輸出。返回第46頁，課件共86頁，創(chuàng)作于2023年2月6.4.2計數(shù)器

二進制計數(shù)器十進制計數(shù)器

N進制計數(shù)器(了解)返回第47頁，課件共86頁，創(chuàng)作于2023年2月

在數(shù)字電路中，能夠記憶輸入脈沖個數(shù)的電路稱為計數(shù)器。計數(shù)器二進制計數(shù)器十進制計數(shù)器N進制計數(shù)器加法計數(shù)器同步計數(shù)器異步計數(shù)器減法計數(shù)器可逆計數(shù)器加法計數(shù)器減法計數(shù)器可逆計數(shù)器二進制計數(shù)器十進制計數(shù)器N進制計數(shù)器······返回第48頁，課件共86頁，創(chuàng)作于2023年2月一、二進制計數(shù)器1、二進制同步計數(shù)器3位二進制同步加法計數(shù)器

選用3個CLK下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。狀態(tài)圖輸出方程：時鐘方程：返回第49頁，課件共86頁，創(chuàng)作于2023年2月時序圖FF0每輸入一個時鐘脈沖翻轉一次FF1在Q0=1時，在下一個CLK觸發(fā)沿到來時翻轉。FF2在Q0=Q1=1時，在下一個CLK觸發(fā)沿到來時翻轉。返回第50頁，課件共86頁，創(chuàng)作于2023年2月電路圖

由于沒有無效狀態(tài)，電路能自啟動。推廣到n位二進制同步加法計數(shù)器驅動方程輸出方程返回第51頁，課件共86頁，創(chuàng)作于2023年2月3位二進制同步減法計數(shù)器

選用3個CLK下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。狀態(tài)圖輸出方程：時鐘方程：返回第52頁，課件共86頁，創(chuàng)作于2023年2月時序圖FF0每輸入一個時鐘脈沖翻轉一次FF1在Q0=0時，在下一個CLK觸發(fā)沿到來時翻轉。FF2在Q0=Q1=0時，在下一個CLK觸發(fā)沿到來時翻轉。返回第53頁，課件共86頁，創(chuàng)作于2023年2月電路圖

由于沒有無效狀態(tài)，電路能自啟動。推廣到n位二進制同步減法計數(shù)器驅動方程輸出方程返回第54頁，課件共86頁，創(chuàng)作于2023年2月3位二進制同步可逆計數(shù)器輸出方程返回設用U/D表示加減控制信號，且U/D＝0時作加計數(shù)，U/D＝1時作減計數(shù)，則把二進制同步加法計數(shù)器的驅動方程和U/D相與，把減法計數(shù)器的驅動方程和U/D相與，再把二者相加，便可得到二進制同步可逆計數(shù)器的驅動方程。第55頁，課件共86頁，創(chuàng)作于2023年2月電路圖返回第56頁，課件共86頁，創(chuàng)作于2023年2月4位集成二進制同步加法計數(shù)器74LS161①CR=0時異步清零。②CR=1、LD=0時同步置數(shù)。③CR=LD=1且CTT=CTP=1時，按照4位自然二進制碼進行同步二進制計數(shù)。④CR=LD=1且CTT·CTP=0時，計數(shù)器狀態(tài)保持不變。返回第57頁，課件共86頁，創(chuàng)作于2023年2月雙4位集成二進制同步加法計數(shù)器CC4520①CR=1時，異步清零。②CR=0、EN=1時，在CLK脈沖上升沿作用下進行加法計數(shù)。③CR=0、CLK=0時，在EN脈沖下降沿作用下進行加法計數(shù)。④CR=0、EN=0或CR=0、CLK=1時，計數(shù)器狀態(tài)保持不變。返回第58頁，課件共86頁，創(chuàng)作于2023年2月4位集成二進制同步可逆計數(shù)器74LS191U/D是加減計數(shù)控制端；CT是使能端；LD是異步置數(shù)控制端；D0～D3是并行數(shù)據(jù)輸入端；Q0～Q3是計數(shù)器狀態(tài)輸出端；CO/BO是進位借位信號輸出端；RC是多個芯片級聯(lián)時級間串行計數(shù)使能端，CT＝0，CO/BO＝1時，RC＝CLK，由RC端產生的輸出進位脈沖的波形與輸入計數(shù)脈沖的波形相同。返回第59頁，課件共86頁，創(chuàng)作于2023年2月4位集成二進制同步可逆計數(shù)器74LS193CR是異步清零端，高電平有效；LD是異步置數(shù)端，低電平有效；CLKU是加法計數(shù)脈沖輸入端；CLKD是減法計數(shù)脈沖輸入端；D0～D3是并行數(shù)據(jù)輸入端；Q0～Q3是計數(shù)器狀態(tài)輸出端；CO是進位脈沖輸出端；BO是借位脈沖輸出端；多個74LS193級聯(lián)時，只要把低位的CO端、BO端分別與高位的CLKU、CLKD連接起來，各個芯片的CR端連接在一起，LD端連接在一起，就可以了。返回第60頁，課件共86頁，創(chuàng)作于2023年2月2、二進制異步計數(shù)器(各觸發(fā)器不是同步翻轉)3位二進制異步加法計數(shù)器狀態(tài)圖

選用3個CLK下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。輸出方程：返回第61頁，課件共86頁，創(chuàng)作于2023年2月時鐘方程：時序圖FF0每輸入一個時鐘脈沖翻轉一次，F(xiàn)F1在Q0由1變0時翻轉，F(xiàn)F2在Q1由1變0時翻轉。返回第62頁，課件共86頁，創(chuàng)作于2023年2月3個JK觸發(fā)器都是在需要翻轉時就有下降沿，不需要翻轉時沒有下降沿，所以3個觸發(fā)器的驅動方程如下：驅動方程：電路圖:返回第63頁，課件共86頁，創(chuàng)作于2023年2月3位二進制異步減法計數(shù)器狀態(tài)圖

選用3個CLK下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。輸出方程：返回第64頁，課件共86頁，創(chuàng)作于2023年2月時鐘方程：時序圖FF0每輸入一個時鐘脈沖翻轉一次，F(xiàn)F1在Q0由0變1時翻轉，F(xiàn)F2在Q1由0變1時翻轉。返回第65頁，課件共86頁，創(chuàng)作于2023年2月3個JK觸發(fā)器都是在需要翻轉時就有下降沿，不需要翻轉時沒有下降沿，所以3個觸發(fā)器的驅動方程如下：驅動方程：電路圖返回第66頁，課件共86頁，創(chuàng)作于2023年2月二進制異步計數(shù)器級間連接規(guī)律返回第67頁，課件共86頁，創(chuàng)作于2023年2月4位集成二進制異步加法計數(shù)器74LS197①CR=0時異步清零。②CR=1、CT/LD=0時異步置數(shù)。③CR=CT/LD=1時，異步加法計數(shù)。若將輸入時鐘脈沖CLK加在CLK0端、把Q0與CLK1連接起來，則構成4位二進制即16進制異步加法計數(shù)器。若將CLK加在CLK1端，則構成3位二進制即8進制計數(shù)器，F(xiàn)F0不工作。如果只將CLK加在CLK0端，CLK1接0或1，則形成1位二進制即二進制計數(shù)器。返回第68頁，課件共86頁，創(chuàng)作于2023年2月

選用4個CLK下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2、FF3表示。1、十進制同步計數(shù)器狀態(tài)圖輸出方程：時鐘方程：二、十進制計數(shù)器返回十進制同步加法計數(shù)器第69頁，課件共86頁，創(chuàng)作于2023年2月狀態(tài)方程第70頁，課件共86頁，創(chuàng)作于2023年2月電路圖比較，得驅動方程：

將無效狀態(tài)1010～1111分別代入狀態(tài)方程進行計算，可以驗證在CLK脈沖作用下都能回到有效狀態(tài)，電路能夠自啟動。返回第71頁，課件共86頁，創(chuàng)作于2023年2月十進制同步減法計數(shù)器

選用4個CLK下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2、FF3表示。狀態(tài)圖輸出方程：時鐘方程：返回第72頁，課件共86頁，創(chuàng)作于2023年2月狀態(tài)方程次態(tài)卡諾圖第73頁，課件共86頁，創(chuàng)作于2023年2月比較，得驅動方程：

將無效狀態(tài)1010～1111分別代入狀態(tài)方程進行計算，可以驗證在CLK脈沖作用下都能回到有效狀態(tài)，電路能夠自啟動。電路圖返回第74頁，課件共86頁，創(chuàng)作于2023年2月十進制同步可逆計數(shù)器集成十進制同步計數(shù)器

集成十進制同步加法計數(shù)器74160、74162的引腳排列圖、邏輯功能示意圖與74161、74163相同，不同的是，74160和74162是十進制同步加法計數(shù)器，而74161和74163是4位二進制（16進制）同步加法計數(shù)器。

把前面介紹的十進制加法計數(shù)器和十進制減法計數(shù)器用與或門組合起來，并用U/D作為加減控制信號，即可獲得十進制同步可逆計數(shù)器。返回第75頁，課件共86頁，創(chuàng)作于2023年2月

選用4個CLK上升沿觸發(fā)的D觸發(fā)器，分別用FF0、FF1、FF2、FF3表示。2、十進制異步計數(shù)器狀態(tài)圖輸出方程：十進制異步加法計