EDA期末考試題A卷

嘉應學院電子信息工程學院考試題樣題（A卷）（這個內(nèi)容不要）5, 流水線設計是-?種優(yōu)化方式，下列哪?項對資源共享描述正確A,時間：120分鐘（2009年6月）考試形式：閉卷題號四五總分復核人得分評卷人面積優(yōu)化方法.速度優(yōu)化方法,6,C,D.不會有速度優(yōu)化效果不會有面積優(yōu)化效果面積優(yōu)化方法,速度優(yōu)化方法,在VHDLi吾言中，可能會有速度優(yōu)化效果可能會有面枳優(yōu)化效果下列對時鐘邊沿檢測描述中，錯誤的是一、選擇題（20分）A,ifelk'eventandelkthenI,下列那個流程是正確的基于EDA軟件的FPGACPLD設計流程：（B）B,iffalling八edge(elk)thenA,原理圖/HDL文本輸入一適配一綜合一功能仿真一煽程下裁一硬件測試C,ifelk'eventandelk="O'thenB,原理圖/HDL文本輸入一功能仿真一綜合一適配一編程下載一硬件測試D,ifelk'stableandnotelk=TthenC,原理圖/HDL文本輸入一功能仿真一綜合??編程下載一-適配硬件測試:7狀態(tài)機編碼方式中，其中 C 占用觸發(fā)器較多，但其實現(xiàn)比較適合FPGA的應用D,原理圖/HDL文本輸入一功能仿真一適配??編程下載一綜合一硬件測試2-綜合是EDA設計流程的關鍵步殘，綜合就是把抽象設計層次中的一種表示轉(zhuǎn)化成另一種表示的過程：在下面對綜合的描述中,—C是錯誤的。3,4,A,B,C,D,綜合就是將電路的焉級語言轉(zhuǎn)化成低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束：綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關：綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電珞回表文件表示的映射過程，并且這種映射關系不是唯一的。CPLD的可煽程是主要基于什么結(jié)構(gòu)（D）A,B,C,D,8,9,查找表（LUT）；ROM可編程:PAL可編程:與或陣列可編程：IP核在EDA技術(shù)和開發(fā)中具有十分或要的地位，以HDL方式提供的IP被稱為:.（C）硬固軟A,B,IP：IP：IP：都不是：D,A,狀態(tài)位直接輸出型褊碼B,順序褊碼C,-位熱碼編碼以上都不是子系統(tǒng)設計優(yōu)化，度（即速度優(yōu)化）A,流水線設計C,邏輯優(yōu)化不完整的IF語句

A,時序電路B,雙向控制電路，主要考慮提高資源利用率減少功耗（即面積優(yōu)化）.以及提高運行速：指出下列那種方法是速度優(yōu)彳一AB,資源共享C,條件相或的邏輯電路D,三態(tài)控制電路oD,串行化其綜合結(jié)果可實—A—。10,在一個VHDL設計中Idata是一個信號，數(shù)據(jù)類型為Std_logic_vector,試指出下面那個賦值語句是錯誤的。（D）頁A,idata<=“00001111”共B,idata<=b"0000_1111"四C,idata<=X”AB"頁D,idata<=16"01":二、VHDL程序填空（20分）卜面程序是一個10線一4線優(yōu)先編碼器的VHDL描述，試補充完

整，LIBRARY——1EEE?USEIEEC. STD_LOGIC_1164 .ALL；ENTITYcoderISa座名姓班系PORT(din:INSTD_LOG1C_VECTOR DOWNTO( ?????output: OUT STDLOGICVECTOR(3DOWNTO0) >；ENDcoder;ARCHITECTUREbehavOF CODER ISLH J.J J.UJ.k.J iUe_!iav J Jl-k. .Lk???SIGNALSIN:STD_LOGIC_VECTOR(3DOWNTO0>；封BEGIN?? PROCESS( DN ]-?BEGINIF THENSIN<-"1001*;ELSIF(din(8：r0* THENSIN<"1000"? \j￡n\:r < << ；ELSIF(dint?)-1?') THENSIN<-w0111w;密ELSIF(din(6)-,0,) THENSIN<-“0110”；ELSIF(dln《5)f) THENSIN<-m0101M；??ELSIF(din(4)-,0,) THENSIN<-?*0100,*；??ELSIF(dinOJ-'O'J THENSIN<-w0011w；ELSIF(din(2)-,0,) THENSIN<-“0010”；線ELSIF(dlndJ-'O1) THENSIN<-“0001”；?? EL5EN<*0000* ； ??. ENDIF ENDPROCESS:??LIBRARYIEEE;USEIEEE-STD_LOGICAl164-ALL;3ENTITYCNT4ISPORT<CLK:INSTDALOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0)>；ENDCNT4;ARCHITECTUREbhvOFCNT4ISSIGNALQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK>BEGIN12 IFRISINGAEDGEICLK)begin13 IFQI<15THEN14 QI<-QI41;15 ELSE16 QI<=<OTHERS=>'0');17 ENDIF；18192021ENDIF；ENDPROCESS；Q<-QI；ENDbhv; Output<-sinENDbehav;三、VHDL程序改錯（20分）?....??....仔細閱讀下列程序，回答向題：… 1.在程序中存在兩處錯誤，試指出.并說明理由:密在MAX+PlusII中褊譯時.提示的第?條錯誤為：22四、褊寫VHDL程序(20分，每題10分〉1.試描述一個帶進位輸入、輸出的8位全加卷端口：A、B為加數(shù)，CIN為進位輸入”為加和，COUT為進位輸出LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDERSISPORT(A#B:INSTD_LOGIC_VECTOR(7DOWNTO0)；CIN:INSTDALOGIC;COUT:OUTSTDALOGIC；S:OUTSTD_DOGIC_VECTOR(7DOWNTO0));ENDADDER8;ARCHITECTUREONEOFADDERSISSIGNALTS:STD_LOGIC_V￡CTOR(dDOWNTO0);BEGINError:Line12:Filee:\myw3rk\iest\cni4.vhd:VHDLsyntaxerror:IfsiateinentmusthaveTHEN,butfoundBEGINinstead12行，IF語句對應的關鍵字是then而非beginTS<-<′0r&A)?&B>*CIN；S<-TS(7DOWNTO0)；COUT<=TS<8)；ENDONE：14行.QI是矢址，不能宜接和整數(shù)1相加.需要使用成拔函數(shù)2.修改相應行的程序（如果是缺少語句請指出大致的行數(shù)）：錯誤1行號：12程序改為：BEGIN改為THEN錯誤2行號：3程序改為：USEIEEE.STD_LOGIC_UNSIGNED.ALL;號座2.看下面原理圖，寫出相應VHDL描述五、綜合題（20分）己知狀態(tài)機狀態(tài)圖如圖（a）所示；完成下列各題：（一〉己知狀態(tài)機狀態(tài)圖如圖a所示:完成下列各題：名姓班.LIBARRYIEEE;USEIEEE.5TD_LOGIC_1164.ALL;ENTITYMYCIRISPORT(XINCLK:INSTDALOGIC；YOUT:3UTSTD_LOGIC>；ENDMYCIR;ARCHITECTUREONEOFMYCIRISSIGNALA,BrC；BEGINB<-XINORA；PROCESS(CLK)BEGINIFCLK*EVENTANDCLK=THENA<?C；C<-B；ENDIF;ENDPROCESS；YOUT<-C；ENDONE;因n玳態(tài)歸圖b狀態(tài)機結(jié)構(gòu)圖系.試判斷該狀態(tài)機類型，并說明理由。該狀態(tài)機為moore型狀態(tài)機,輸出數(shù)據(jù)outa和輸入ina沒有直接邏輯關系,outa是時鐘elk的同步

時序邏輯..根據(jù)狀態(tài)圖.寫出對應于結(jié)構(gòu)圖b,分別由主控組合進程和七控時序進程組成的VHDL有限狀

態(tài)機描述。Libraryieee;Useieee.std_logic_l164.a11;EntitymoorebisPort（clkrreset:instd_logic;Ina:instd_logic_vector（1downto0）;Outa:outstd_logic_vector<3downto0|）;￡ndmooreb;ArchitectureoneofmocrebisTypems八stateis(stO,stl,st2,st3>;Sims_state;BeginProcess(elk.reset)BeginIfreset='1,then<?stO;Elsifclk'eventandclk=Tthenc_st<=n.st;Endif;Endprocess;Process(cst)BeginCasec.stWhAnstO;is■>ifina-*00*thenElsen_st<-stl;Endif;Outa<-*0101**;〈?8tOWhenstl=>f二st2;Endif;Outa<-*1000*;＜二Stlwhenst2->fn_st<-st3;Endif;Outa<=FOO"<-stoWhAn$t3?ifina-*11*then nstElse<,stO;〈?st3WhenotherOuta<-*1101**;s*nst<■stO;Endcase;3.若已知輸入信號如下圖所小，分析狀態(tài)機的工作時序，剛出該狀態(tài)機的狀態(tài)轉(zhuǎn)換值(c_state)和輸出控制信號(out.a)：Nire \/alueSDOnslOus16us20is26t303540ii-clk5"?naouta礎：U79*1State00HOJ2J1JUJ3)；UJ2XUr?saH□tH0elkH0國Ixi?田Out.U3105\n ^TTJn^TTJ-LJn_rT