【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告

文檔來源為:從網(wǎng)絡(luò)收集整理.word版本可編輯.歡迎下載支持.【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告文檔收集于互聯(lián)網(wǎng)，如有不妥請(qǐng)聯(lián)系刪除.PAGE1文檔收集于互聯(lián)網(wǎng)，如有不妥請(qǐng)聯(lián)系刪除.文檔來源為:從網(wǎng)絡(luò)收集整理.word版本可編輯.歡迎下載支持.文檔收集于互聯(lián)網(wǎng)，如有不妥請(qǐng)聯(lián)系刪除.【關(guān)鍵字】報(bào)告2009級(jí)數(shù)字電路實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：EDA基礎(chǔ)實(shí)驗(yàn)學(xué)生姓名：桂柯易班級(jí)：20班內(nèi)序號(hào)：07學(xué)號(hào)：09210580日期：2011年4月28日1.實(shí)驗(yàn)要求【實(shí)驗(yàn)?zāi)康摹?.熟悉用QuartusII原理圖輸入法進(jìn)行電路設(shè)計(jì)和仿真；2.掌握QuartusII圖形模塊單元的生成與調(diào)用；3.熟悉用VHDL語言設(shè)計(jì)組合邏輯電路和時(shí)序電路的方法；4.熟悉用QuartusII文本輸入法和圖形輸入法進(jìn)行電路設(shè)計(jì)；5.熟悉不同的編碼及其之間的轉(zhuǎn)換；6.掌握觸發(fā)器的邏輯功能及使用方法；7.熟悉計(jì)數(shù)器、寄存器、鎖存器、分頻器、移位寄存器的設(shè)計(jì)方法8.掌握VHDL語言的語法規(guī)范，掌握時(shí)序電路描述方法；9.掌握多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示的原理及設(shè)計(jì)方法?！緦?shí)驗(yàn)所用儀器及元器件】1.計(jì)算機(jī)2.直流穩(wěn)壓電源3.數(shù)字系統(tǒng)與邏輯設(shè)計(jì)實(shí)驗(yàn)開發(fā)板【實(shí)驗(yàn)內(nèi)容】1.用邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)半加器，仿真驗(yàn)證其功能，并生成新的半加器圖形模塊單元。2.用實(shí)驗(yàn)內(nèi)容1中生成的半加器模塊和邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)全加器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板嘗試，要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第1頁。號(hào)。【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第1頁。3.用3線-8線譯碼器（74LS138）和邏輯門設(shè)計(jì)實(shí)現(xiàn)函數(shù)F，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板嘗試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。4.用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)3位二進(jìn)制數(shù)值比較器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板嘗試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。5.用VHDL語言設(shè)計(jì)實(shí)現(xiàn)一個(gè)4選1的數(shù)據(jù)選擇器；一個(gè)8421碼轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換器；一個(gè)舉重比賽裁判器；一個(gè)帶同步置位和同步復(fù)位功能的D觸發(fā)器；一個(gè)帶異步復(fù)位的4位二進(jìn)制減計(jì)數(shù)器；一個(gè)帶異步復(fù)位的8421碼十進(jìn)制計(jì)數(shù)器；一個(gè)帶異步復(fù)位的4位自啟動(dòng)環(huán)形計(jì)數(shù)器；一個(gè)帶控制端的8位二進(jìn)制寄存器，當(dāng)控制端為‘1’時(shí)，電路正常工作，否則輸出為高阻態(tài)；一個(gè)分頻系數(shù)為12，分頻輸出信號(hào)占空比為50%的分頻器。仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板嘗試。要求用撥碼開關(guān)和按鍵開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。（注：有幾個(gè)不需要下載到實(shí)驗(yàn)板嘗試）2.程序分析全加器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREaOFh_adderISBEGINso<=aXORb;co<=aANDb;END;libraryieee;useieee.std_logic_1164.all;entityGKY07P3isport(ain,bin,cin:instd_logic;cout,sum:outstd_logic);endentityGKY07P3;architectureaofGKY07P3iscomponenth_adderport(a,b:instd_logic;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第2頁。co,so:outstd_logic);【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第2頁。endcomponent;signald,e,f:std_logic;beginu1:h_adderportmap(a=>ain,b=>bin,co=>d,so=>e);u2:h_adderportmap(a=>e,b=>cin,co=>f,so=>sum);cout<=dorf;end;整體思路是按照實(shí)驗(yàn)的要求，先做出一個(gè)半加器，然后在這個(gè)半加器的基礎(chǔ)上實(shí)現(xiàn)全加器的功能。函數(shù)F：3位二進(jìn)制數(shù)值比較器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGKY07P4ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);B:INSTD_LOGIC_VECTOR(2DOWNTO0);YA,YB,YC:OUTSTD_LOGIC);ENDGKY07P4;ARCHITECTUREbehaveOFGKY07P4ISBEGINPROCESS(A,B)BEGINIF(A>B)THENYA<='1';YB<='0';YC<='0';ELSIF(A<B)THENYA<='0';YB<='1';YC<='0';ELSEYA<='0';YB<='0';YC<='1';ENDIF;ENDPROCESS;ENDbehave;將比較的過程直接交給軟件本身，只需通過不同的二進(jìn)制數(shù)輸出比較的結(jié)果即可。4選1數(shù)據(jù)選擇器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGKY07P5ISPORT(G,A1,A0:INSTD_LOGIC;D0,D1,D2,D3:INSTD_LOGIC;Y,YB:OUTSTD_LOGIC);ENDGKY07P5;ARCHITECTUREbehaveOFGKY07P5ISSIGNALcomb:STD_LOGIC_VECTOR(1DOWNTO0);BEGIN【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第3頁。comb<=A1&A0;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第3頁。PROCESS(G,comb,D0,D1,D2,D3)BEGINIFG='0'THENCASEcombISWHEN"00"=>Y<=D0;YB<=NOTD0;WHEN"01"=>Y<=D1;YB<=NOTD1;WHEN"10"=>Y<=D2;YB<=NOTD2;WHEN"11"=>Y<=D3;YB<=NOTD3;WHENOTHERS=>Y<='0';YB<='1';ENDCASE;ELSEY<='0';YB<='1';ENDIF;ENDPROCESS;ENDbehave;主要是WHEN語句的運(yùn)用，用兩位二進(jìn)制數(shù)表示四種數(shù)據(jù)輸出狀態(tài)，再用WHEN語句具體實(shí)現(xiàn)。8421碼轉(zhuǎn)換為格雷碼：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGKY07P6ISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDGKY07P6;ARCHITECTUREbehaveOFGKY07P6ISBEGINPROCESS(A)BEGINB(3)<=A(3);B(2)<=A(3)XORA(2);B(1)<=A(2)XORA(1);B(0)<=A(1)XORA(0);ENDPROCESS;ENDbehave;本來是考察WHEN語句的運(yùn)用，將所有的情況用WHEN語句列出來，但是因?yàn)?421碼轉(zhuǎn)換為格雷碼的時(shí)候有一個(gè)相關(guān)的計(jì)算式子，采用這個(gè)式子可以使程序簡化不少。舉重比賽裁判器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGKY07P7ISPORT(a:INSTD_LOGIC_VECTOR(2DOWNTO0);b:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDGKY07P7;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第4頁。ARCHITECTUREbehaveOFGKY07P7IS【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第4頁。BEGINPROCESS(a)BEGINCASEaISWHEN"000"=>b<="000";WHEN"001"=>b<="000";WHEN"010"=>b<="000";WHEN"011"=>b<="100";WHEN"100"=>b<="100";WHEN"101"=>b<="111";WHEN"110"=>b<="111";WHEN"111"=>b<="111";ENDCASE;ENDPROCESS;END;與前幾題不同，這個(gè)更偏向應(yīng)用。列出實(shí)際情況的狀態(tài)表，發(fā)現(xiàn)三個(gè)裁判的不同判斷各對(duì)應(yīng)紅黃綠燈的亮滅情況，故還是WHEN語句的應(yīng)用。D觸發(fā)器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGKY07P8ISPORT(d,clk,set,reset:INSTD_LOGIC;q,qb:OUTSTD_LOGIC);ENDGKY07P8;ARCHITECTUREstrucOFGKY07P8ISBEGINPROCESS(clk,set,reset)BEGINIFset='0'ANDreset='1'THENq<='1';qb<='0';ELSIFset='1'ANDreset='0'THENq<='0';qb<='1';ELSIFclk'EVENTANDclk='1'THENq<=d;qb<=NOTd;ENDIF;ENDPROCESS;ENDstruc;和書上的例子基本一樣，只是同步置位和同步復(fù)位都跟隨時(shí)間脈沖的變化。4位二進(jìn)制減計(jì)數(shù)器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGKY07P9IS【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第5頁。PORT(clk,reset:INSTD_LOGIC;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第5頁。q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDGKY07P9;ARCHITECTUREstrucOFGKY07P9ISSIGNALq_temp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENIFreset='0'THENq_temp<="1111";ELSIFq_temp<="0000"THENq_temp<="1111";ELSEq_temp<=q_temp-1;ENDIF;ENDIF;ENDPROCESS;q<=q_temp;ENDstruc;從狀態(tài)‘1111’到狀態(tài)‘0000’，然后再跳回‘1111’。異步復(fù)位不需要跟隨脈沖變化，要立即復(fù)位。8421碼十進(jìn)制計(jì)數(shù)器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGKY07P10ISPORT(clk,reset:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDGKY07P10;ARCHITECTUREstrucOFGKY07P10ISSIGNALq_temp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENIFreset='1'THENq_temp<="0000";ELSIFq_temp="1001"THENq_temp<="0000";ELSEq_temp<=q_temp+1;ENDIF;ENDIF;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第6頁。ENDPROCESS;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第6頁。q<=q_temp;ENDstruc;從狀態(tài)‘0000’到狀態(tài)‘1001’，然后再跳回‘0000’，異步復(fù)位要立即復(fù)位。4位環(huán)形計(jì)數(shù)器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGKY07P11ISPORT(clk,reset:INSTD_LOGIC;countout:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDGKY07P11;ARCHITECTUREbehaveOFGKY07P11ISSIGNALnextcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,reset)BEGINIFRESET='1'THENnextcount<="0001";ELSIF(clk'EVENTANDclk='1')THENCASEnextcountISWHEN"0001"=>nextcount<="0010";WHEN"0010"=>nextcount<="0100";WHEN"0100"=>nextcount<="1000";WHENOTHERS=>nextcount<="0001";ENDCASE;ENDIF;ENDPROCESS;countout<=nextcount;ENDbehave;計(jì)數(shù)狀態(tài)在‘0001’，‘0010’，‘0100’，‘1000’四個(gè)之間轉(zhuǎn)換，由于需要能夠自啟動(dòng)，對(duì)別狀態(tài)的處理是全部引到那四個(gè)計(jì)數(shù)狀態(tài)上。8位二進(jìn)制寄存器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYGKY07P12ISPORT(d:INSTD_LOGIC_VECTOR(7DOWNTO0);oe,clk:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDGKY07P12;ARCHITECTUREstrucOFGKY07P12ISSIGNALtemp:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(clk,oe)BEGINIFoe='1'THEN【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第7頁。IFclk'EVENTANDclk='1'THEN【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第7頁。temp<=d;ENDIF;ELSEtemp<="ZZZZZZZZ";ENDIF;q<=temp;ENDPROCESS;ENDstruc;和書上的例子基本一樣，將低電平控制改成高電平控制即可。分頻器：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGKY07P13ISPORT(clk,clear:INSTD_LOGIC;clk_out:OUTSTD_LOGIC);ENDGKY07P13;ARCHITECTUREstrucOFGKY07P13ISSIGNALtemp:INTEGERRANGE0TO11;BEGINp1:PROCESS(clear,clk)BEGINIFclear='0'THENtemp<=0;ELSIFclk'EVENTANDclk='1'THENIFtemp=11THENtemp<=0;ELSEtemp<=temp+1;ENDIF;ENDIF;ENDPROCESSp1;p2:PROCESS(temp)BEGINIFtemp<6THENclk_out<='0';ELSEclk_out<='1';ENDIF;ENDPROCESSp2;ENDstruc;很重要的一個(gè)器件，但是設(shè)計(jì)難度并不很高，首先是模為12的計(jì)數(shù)，然后是占空比50%。【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第8頁。數(shù)碼管串行掃描電路：【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第8頁。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGKY07P14ISPORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(6DOWNTO0);countout:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDGKY07P14;ARCHITECTUREbehaveOFGKY07P14ISSIGNALq_temp:STD_LOGIC_VECTOR(6DOWNTO0);SIGNALcount:STD_LOGIC_VECTOR(5DOWNTO0);SIGNALcnt:INTEGERRANGE0TO5;BEGINp1:PROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENIF(cnt=5)THENcnt<=0;ELSEcnt<=cnt+1;ENDIF;ENDIF;ENDPROCESS;p2:PROCESS(cnt)BEGINIF(clear='0')THENcount<="111111";ELSECASEcntISWHEN1=>count<="101111";q_temp<="0110000";WHEN2=>count<="110111";q_temp<="1101101";WHEN3=>count<="111011";q_temp<="1111001";WHEN4=>count<="111101";q_temp<="0110011";WHEN5=>count<="111110";q_temp<="1011011";WHEN0=>count<="011111";q_temp<="1111110";ENDCASE;ENDIF;ENDPROCESS;countout<=count;q<=q_temp;ENDbehave;先用0~5六進(jìn)制計(jì)數(shù)器產(chǎn)生六個(gè)計(jì)數(shù)狀態(tài)，這六個(gè)狀態(tài)同時(shí)決定二極管點(diǎn)亮的數(shù)字和數(shù)碼管接通的電路，在時(shí)鐘信號(hào)頻率很高的時(shí)候可以同時(shí)顯示0~5六個(gè)數(shù)字。只是在下載到實(shí)驗(yàn)板的時(shí)候與芯片的各個(gè)引腳一定要對(duì)應(yīng)，不然容易達(dá)不到實(shí)驗(yàn)要求。數(shù)碼管滾動(dòng)顯示電路：【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第9頁。LIBRARYIEEE;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第9頁。USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGKY07P14ISPORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(6DOWNTO0);countout:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDGKY07P14;ARCHITECTUREbehaveOFGKY07P14ISSIGNALq_temp:STD_LOGIC_VECTOR(6DOWNTO0);SIGNALcount:STD_LOGIC_VECTOR(5DOWNTO0);SIGNALcnt,cnt1:INTEGERRANGE0TO5;SIGNALtmp:INTEGERRANGE0TO1999;signalclk1:STD_LOGIC;BEGINp0:PROCESS(clk,clear)BEGINIFclear='0'THENtmp<=0;ELSIFclk'EVENTANDclk='1'THENIFtmp=1999THENtmp<=0;ELSEtmp<=tmp+1;ENDIF;ENDIF;ENDPROCESSp0;p1:PROCESS(tmp)BEGINIFclk'EVENTANDclk='1'THENIFtmp<1000THENclk1<='0';ELSEclk1<='1';ENDIF;ENDIF;ENDPROCESSp1;p2:PROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THENIF(cnt=5)THENcnt<=0;ELSEcnt<=cnt+1;ENDIF;ENDIF;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第10頁。ENDPROCESSp2;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第10頁。p3:PROCESS(clk1)BEGINIF(clk1'EVENTANDclk1='1')THENIF(cnt1=5)THENcnt1<=0;ELSEcnt1<=cnt1+1;ENDIF;ENDIF;ENDPROCESSp3;p4:PROCESS(cnt,cnt1)BEGINIF(clear='0')THENq_temp<="0000000";ELSECASEcnt+cnt1ISWHEN0=>q_temp<="1111110";WHEN1=>q_temp<="0110000";WHEN2=>q_temp<="1101101";WHEN3=>q_temp<="1111001";WHEN4=>q_temp<="0110011";WHEN5=>q_temp<="1011011";WHEN6=>q_temp<="1111110";WHEN7=>q_temp<="0110000";WHEN8=>q_temp<="1101101";WHEN9=>q_temp<="1111001";WHEN10=>q_temp<="0110011";WHEN11=>q_temp<="1011011";WHENOTHERS=>q_temp<="0000000";ENDCASE;ENDIF;ENDPROCESSp4;q<=q_temp;p5:PROCESS(cnt)BEGINIF(clear='0')THENcount<="111111";ELSECASEcntISWHEN0=>count<="011111";WHEN1=>count<="101111";WHEN2=>count<="110111";WHEN3=>count<="111011";WHEN4=>count<="111101";WHEN5=>count<="111110";WHENOTHERS=>count<="111111";【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第11頁。ENDCASE;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第11頁。ENDIF;ENDPROCESSp5;countout<=count;ENDbehave;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGKY07P14ISPORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(6DOWNTO0);countout:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDGKY07P14;ARCHITECTUREbehaveOFGKY07P14ISSIGNALq_temp:STD_LOGIC_VECTOR(6DOWNTO0);SIGNALcount:STD_LOGIC_VECTOR(5DOWNTO0);SIGNALcnt,cnt1:INTEGERRANGE0TO11;SIGNALtmp:INTEGERRANGE0TO1999;signalclk1:STD_LOGIC;BEGINp0:PROCESS(clk,clear)BEGINIFclear='0'THENtmp<=0;ELSIFclk'EVENTANDclk='1'THENIFtmp=1999THENtmp<=0;ELSEtmp<=tmp+1;ENDIF;ENDIF;ENDPROCESSp0;p1:PROCESS(tmp)BEGINIFclk'EVENTANDclk='1'THENIFtmp<1000THENclk1<='0';ELSEclk1<='1';ENDIF;ENDIF;ENDPROCESSp1;p2:PROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THEN【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第12頁。IF(cnt=11)THENcnt<=0;【報(bào)告】數(shù)電VHDL實(shí)驗(yàn)報(bào)告全文共15頁，當(dāng)前為第12頁。ELSEcnt<=cnt+1;ENDIF;ENDIF;ENDPROCESSp2;p3:PROCESS(clk1)BEGINIF(clk1'EVENTANDclk1='1')THENIF(cnt1=11)THENcnt1<=0;ELSEcnt1<=cnt1+1;ENDIF;ENDIF;ENDPROCESSp3;p4:PROCESS(cnt,cnt1)BEGINIF(clear='0')THENq_temp<="0000000";ELSECASEcnt+cnt1ISWHEN6=>q_temp<="1111110";WHEN7=>q_temp<="0110000";WHEN8=>q_temp<="1101101";WHEN9=>q_temp<="1111001";WHEN10=>q_temp<="0110011";WHEN11=>q_temp<="1011011";WHENOTHERS=>q_temp<="0000000";ENDCASE;ENDIF;ENDPROCESSp4;q<=q_temp;p5:PROCESS(cnt)BEGINIF(clear='0')THENcount<="111111";