HDL編程基礎(chǔ)課件

廖義奎EDA技術(shù)1第10章FPGA

VerilogHDL編程基礎(chǔ)2本次課內(nèi)容10.7always過程10.8賦值10.9行為描述310.7always過程

VerilogHDL中并沒有進程的概念，但卻有與進程相同功能的三種過程，分別是assign、always和模塊實例，這三種在執(zhí)行的方式上與進程一樣，在過程之間是并行執(zhí)行的。模塊實例已在前面介紹過，assign將在賦值一節(jié)中介紹。這一節(jié)將介紹always過程。410.7.1always過程always過程相當于一個進程，即always塊與always塊之間是并行工作的，而塊內(nèi)就順利執(zhí)行的。always塊的執(zhí)行，由敏感信號列表中的信號觸發(fā)，就像是由一個中斷信號觸發(fā)一個中斷處理程序一樣。5always過程的格式如下：always@(敏感信號列表)begin

賦值語句分支語句循環(huán)語句任務(wù)、函數(shù)調(diào)用

end6對于always過程，具有如下特點：（1）重復(fù)多次執(zhí)行的語句，是編寫觸發(fā)器、同步設(shè)計中最常用的語句，也是仿真中產(chǎn)生時鐘常用的語句。（2）可以認為always塊是響應(yīng)事件的處理程序。（3）always塊內(nèi)的程序是順利執(zhí)行的。always塊內(nèi)的順序執(zhí)行與阻塞式賦值語句在功能上基本相同，但在用法上有點差別。7對于always過程，需要注意如下幾點：（1）always語句通常對數(shù)字電路中的一組反復(fù)執(zhí)行的活動進行建模，它類似于軟件語言中的一個無限循環(huán)，從硬件的角度而言，它真實地反映了電路在加電后的連續(xù)反復(fù)運行的狀態(tài)。（2）“begin-end”之間的語句稱為塊語句，其中的語句是按照串行方式順序執(zhí)行的。8（3）@(敏感信號列表)是可選的，敏感信號列表列出了觸發(fā)條件，只有當觸發(fā)條件滿足的時候，后面的“begin-end”語句塊才會執(zhí)行，當有多個觸發(fā)條件的時候，觸發(fā)條件之間用“or”或者逗號“，”分開，具體的格式如下：

@(觸發(fā)條件1，觸發(fā)條件2，……，觸發(fā)條件N)910.7.2觸發(fā)方式

Verilog觸發(fā)方式分為電平觸發(fā)、邊沿觸發(fā)兩種：（1）電平觸發(fā)如圖10.7所示。

在Verilog中，電平觸發(fā)方式比較少用。（2）邊沿觸發(fā)如圖10.8所示。

10上升沿與下降沿都觸發(fā)，從功能上看，與電平觸發(fā)效果一樣，所以也有人把這種方式叫做電平觸發(fā),但如果從嚴格意義上看，還是不太一樣。例如：

always@(CLK)a<=b

以上語句指當CLK的值改變時就把b指定(Assign)給a，即@(CLK)將在CLK的上升沿或下降沿時，都觸發(fā)。11邊沿觸發(fā)在Verilog中又分為兩種：（1）上升沿觸發(fā)如圖10.9所示，用關(guān)鍵字posedge描述；例如：

always@(posedgeCLK)

cntr<=cntr+1以上語句指當CLK的上升沿時，將cntr的值加1。

12（2）下降沿觸發(fā)如圖10.10所示，用negedge描述。例如：always@(negedgeCLK)

cntr<=cntr+1以上語句指當CLK的下降沿時，將cntr的值加1。在每一個always過程中只能有一種觸發(fā)條件存在于敏感信號列表中，最好不要混合使用。在時序電路中always塊通常是用時鐘邊沿觸發(fā)。

1310.7.3事件及敏感信號列表在VerilogHDL的always模塊中，有四種事件,即上面介紹的四種觸發(fā)方式產(chǎn)生的事件，分別是電平觸發(fā)事件、上升沿觸發(fā)事件（posedge）、下降沿觸發(fā)事件（negedge）和用戶自定義事件。電平觸發(fā)事件一般用于邏輯電路建模之中，只要信號的電平發(fā)生改變，都將觸發(fā)電平事件，使用方法如下：always@(a,b);或者寫成：always@(aorb);14上升沿觸發(fā)事件和下降沿觸發(fā)事件一般用于同步電路（例如觸發(fā)器、寄存器及鎖存器等）建模，使用方法如下：always@(posedge

clk);//上升沿觸發(fā)事件always@(negedge

clk);//下降沿觸發(fā)事件也可以對多個事件起作用，例如：always@(posedge

clk，posedgea);152001版本支持的always敏感信號列表方式always@(aorborc)中的or可用”,”代替，例如：

always@(a,b,c)always中所有的輸入信號都是敏感信號，則可以用@*表示，例如：

always@*

VerilogHDL允許使用者自行聲明一個事件，事件的聲明以event作為標識符。QuartusII中支持自定義事件的綜合。16例如：

eventtransfer;always@(posedge

clk)if(condition_a)->transfer;always@(transfer)

dout<=data_from_fuifo

1710.8賦值VerilogHDL的賦值分為兩類：一是持續(xù)賦值，二是過程賦值。1810.8.1持續(xù)賦值持續(xù)賦值是給wire類型的變量賦值。可以用持續(xù)賦值語句描述組合邏輯，代替用門電路的描述方式。持續(xù)賦值在過程塊外部使用。持續(xù)賦值只能在等式左邊有一個簡單延時說明。持續(xù)賦值一般多用于組合邏輯電路的設(shè)計。19語法：<assign>[#delay][strength]<net_name>=<expressions>例如：wireout;assignout=in_data_a｜in_data_b;//也可以不經(jīng)assign而用wire直接指定，這種方式較為簡捷

wireout=in_data_a｜in_data_b;

20過程賦值是給寄存器類型的變量賦值。寄存器類型包括reg、integer、real、time等。這些值在被賦值之后將保持不變，直到被其它的過程語句賦予新值為止，而assign語句的賦值對象只能是線網(wǎng)類型(wire)，而且它的值連續(xù)不斷地變化。

21過程賦值多用于時序邏輯電路的設(shè)計。過程賦值分為阻塞式賦值與非阻塞式賦值。非阻塞式語句主要用于時序器件，阻塞式語句主要用于組合邏輯。2210.8.2阻塞式賦值在順序模塊內(nèi)，某條語句未執(zhí)行完之前，不會執(zhí)行下一條語句。阻塞式賦值語句符號是“=”。下面通過兩個例子來加深對阻塞式賦值的理解。23示例10.7：moduleverilog_1(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)begintemp=in1|in2;out=temp;endendmodule

24示例10.8：moduleverilog_1(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)beginout=in1|in2;endendmodule

示例10.8綜合結(jié)果和示例1的綜合結(jié)果完全一樣。2510.8.3非阻塞式語句在順序模塊內(nèi)，某條語句的執(zhí)行并不阻塞下一條語句的執(zhí)行，即在這條語句執(zhí)行時，下一條語句也同時執(zhí)行。阻塞式賦值語句符號是“<=”。下面是采用非阻塞式語句的示例，該示例代碼形式與前面剛介紹的兩個例子相似，但綜合出來的結(jié)果卻不相同。26示例10.9：

moduleverilog_1(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)begintemp<=in1|in2;out<=temp;endendmodule

27moduleverilog_1(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)begintemp=in1|in2;out=temp;endendmodulemoduleverilog_2(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)begintemp<=in1|in2;out<=temp;endendmodulemoduleverilog_3(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)beginout=temp;temp=in1|in2;endendmodulemoduleverilog_4(inputin1,in2,clk,outputregout);regtemp;always@(posedge

clk)beginout<=temp;temp<=in1|in2;endendmodulemoduleverilog_5(inputin1,in2,clk,outputregout);regtemp;always@(clk)begintemp=in1|in2;out=temp;endendmodulemoduleverilog_6(inputin1,in2,clk,outputregout);regtemp;always@(in1,in2)begintemp<=in1|in2;out<=temp;endendmodule282910.9行為描述3010.9.1if條件語句條件語句由“ifelse”實現(xiàn)，它具有如下特點：（1）if語句只能在initial或always區(qū)塊內(nèi)使用；（2）可以嵌套使用；（3）在多個平行條件時，例如3－8譯碼器、七段譯碼器等程序中，用case比if好;31（4）一般情況下應(yīng)寫完if語句，即寫成ifelse的形式，以避免綜合出鎖存器；（5）if放在不同的層次上，將綜合出不同層次的電路;（6）如果在連續(xù)的if語句中沒有beginend，else句子將與離它最近的if句子匹配。3210.9.2case多路選擇語句實現(xiàn)多徑選擇。另外還有兩種增強的case語句casex、casez，支持1、0、x和z四種信號類型。在casez語句中，出現(xiàn)在條件表達式和任意分支項表達式中的值z被認為是無關(guān)值，出現(xiàn)z的那個位在比較時被忽略。在casex語句中，值x和z都被認為是無關(guān)位。實際使用中，字符“?”可用來代替字符“z”。

casez和casex都用endcase結(jié)束。

3310.9.3if語句與case語句的比較時序上，如果是多重if語句，一般情況下一個if語句會綜合出一個邏輯比較電路，層次多了，延遲時間就長。電路大小上，對于較少選擇項情況，用的if和case語句差別不是很大，有時是if語句電路大一些，有時是case大一些。但是，在選擇項非常多時，用case綜合出的電路要小一些。3410.9.4循環(huán)語句循環(huán)語句分為while、for、repeat、forever四種，必須在initial和always塊中才能使用。大多情況下，循環(huán)將由并行的硬件電路來實現(xiàn)，因此要注意循環(huán)的范圍。35示例10.10：moduleverilog_1(input[7:0]a,outputreg[7:0]y);integeri;always@(a)begin

for(i=0;i<7;i=i+1)begin

y[i]=~a[i]&a[i+1];endendendmodule

36下面是while語句應(yīng)用例子(示例10.11)moduleverilog_1(input[7:0]a,outputreg[7:0]y);integeri;always@(a)begini=0;

while(i<7)begin

y[i]=~a[i]&a[i+1];i=i+1;endendendmodule37下面是repeat語句應(yīng)用例子(示例10.12

)moduleverilog_1(input[7:0]a,outputreg[7:0]y);integeri;always@(a)begini=0;repeat(8)begin

y[i]=y[i]&a[i];i=i+1;endendendmodule

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無限循環(huán)語句，一般在仿真中用。如果要在電路綜合中實現(xiàn)一個無限循環(huán)的功能,該如何做?那當然是用事件觸發(fā)方式，不用無限循環(huán)。無限循環(huán)可綜合出無限多個電路模塊，無限多的電路模塊如何做出來？39下面是forever語句應(yīng)用例子（示例10.13）moduleverilog_1(input[7:0]a,outputreg[7:0]y);initialbeginforevery[1]=a[2]&a[4];endEndmodule上述程序在quartus中綜合沒有報錯，但沒有電路輸出。

4010.10VerilogHDL任務(wù)及函數(shù)定義4110.10.1函數(shù)

VerilogHDL中的函數(shù)與C語言等其它高級語言的功能與用法相似。函數(shù)要返回一個向量值，在函數(shù)定義時在函數(shù)名前說明范圍。函數(shù)中需要多條語句時用begin和end。函數(shù)只能返回一個值，函數(shù)一經(jīng)調(diào)用就必須立即執(zhí)行，其內(nèi)部不能包含任何時序控制，函數(shù)可以調(diào)用函數(shù)，但不能調(diào)用任務(wù)，函數(shù)至少有一個輸入。語句：functionfname;//其它語句

Endfunction42下面是函數(shù)的一些特點：（1）函數(shù)定義中不能包含任何時序控制語句。（2）函數(shù)至少有一個輸入，不能包含任何輸出或雙向端口。（3）函數(shù)只返回一個數(shù)據(jù)，其缺省為reg類型。（4）傳送到函數(shù)的參數(shù)順序和函數(shù)輸入?yún)?shù)的說明順序相同。43（5）函數(shù)在模塊（module)內(nèi)部定義。（6）函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。（7）函數(shù)在Verilog中定義了一個新的范圍（scope)。（8）雖然函數(shù)只返回單個值，但返回的值可以直接給信號連接賦值。這在需要有多個輸出時非常有效。4410.10.2任務(wù)任務(wù)是一個與函數(shù)功能相似的子程序，一般在能用函數(shù)的地方，都可用任務(wù)代替。但是，任務(wù)的功能比函數(shù)強，用法更加靈活。語句：tasktname;//其它語句

endtask45下面是任務(wù)的一些特點：（1）任務(wù)與函數(shù)只能用于模塊內(nèi)，可以在塊內(nèi)定義和調(diào)用；（2）任務(wù)可以定義input和output；（3）任務(wù)內(nèi)可直接用if、for等語句，但不能用always語句；（4）任務(wù)一般需要在always塊內(nèi)調(diào)用；（5）任務(wù)可在調(diào)用前定義，也可在調(diào)用后定義；（6）每個任務(wù)調(diào)用的綜合一般都由一個電路實現(xiàn)，所以多個任務(wù)調(diào)用就需要多個電路塊。46

下面是一個使用任務(wù)的例子，在任務(wù)中定義輸入輸出端口，在模塊中調(diào)用該任務(wù)的方