可編程邏輯器件設(shè)計(jì)技巧

可編程邏輯器件設(shè)計(jì)技巧1.什么是.scf？答：SCF文件是MAXPLUSII的仿真文件,可以在MP2中新建.用Altera_Cpld作了一個(gè)186（主CPU）控制sdram的控制接口,發(fā)現(xiàn)問題：要使得sdram讀寫正確,必須把186(主CPU)的clk送給sdram,而不能把clk經(jīng)cpld的延時(shí)送給sdram.兩者相差僅僅4ns.而時(shí)序通過邏輯分析儀測(cè)試沒有問題.此程序在xilinx器件上沒有問題.這是怎么回事？答：建議將所有控制和時(shí)鐘信號(hào)都從PLD輸出,因?yàn)镾DRAM對(duì)時(shí)鐘偏移(clockskew)很敏感,而Altera的器件PLL允許對(duì)時(shí)鐘頻率和相位都進(jìn)行完全控制.因此,對(duì)于所有使用SDRAM的設(shè)計(jì),Altera的器件PLL必須生成SDRAM時(shí)鐘信號(hào).要利用SDRAM作為數(shù)據(jù)或程序存儲(chǔ)地址來(lái)完成設(shè)計(jì),是采用MegaWizard還是Plug-InManager來(lái)將一個(gè)PLL在采用QuartusII軟件的設(shè)計(jì)中的頂層示例？可以選擇創(chuàng)建一個(gè)新的megafuntion變量,然后在Plug-Inmanager中創(chuàng)建ALTCLKLOCK(I/P菜單)變量.可以將PLL設(shè)置成多個(gè),或是將輸入劃分開來(lái),以適應(yīng)設(shè)計(jì)需求.一旦軟件生成PLL,將其在設(shè)計(jì)中示例,并使用PLL的“Clock”輸出以驅(qū)動(dòng)CPU時(shí)鐘輸入和輸出IP引腳.在max7000系列中,只允許有兩個(gè)輸出使能信號(hào),可在設(shè)計(jì)中卻存在三個(gè),每次編譯時(shí)出現(xiàn)“deviceneedtoomany[3/2]outputenablesignal”.如果不更換器件（使用的是max7064lc68）.如何解決這個(gè)問題？答：Eachoftheseuniqueoutputenablesmaycontrolalargenumberoftri-statedsignals.Forexample,youmayhave16bidirectionalI/Opins.Eachofthesepinsrequireanoutputenablesignal.Ifyougroupthesignalsintoa16-bitbus,youcanuseoneoutputenabletocontrolallofthesignalsinsteadofanindividualoutputenableforeachsignal.（參考譯文：這兩個(gè)獨(dú)特的輸出使能中每個(gè)都可能控制大量三相信號(hào).例如,可能有16個(gè)雙向I/O引腳.每個(gè)引腳需要一個(gè)輸出使能信號(hào).如果將這些信號(hào)一起分組到一個(gè)16位總線,就可以使用一個(gè)輸出使能控制所有信號(hào),而不用每個(gè)信號(hào)一個(gè)輸出使能.）關(guān)于vhdl的問題：process(a,b,c)begin…endprocess;如果a、b、c同時(shí)改變,該進(jìn)程是否同時(shí)執(zhí)行三次？答：PROCESSSTATEMENTS中的執(zhí)行跟邏輯有關(guān)系,假如是同步邏輯,則在每次時(shí)鐘的觸發(fā)沿根據(jù)A,B,C的條件來(lái)執(zhí)行一次；假如是異步邏輯,則根據(jù)判斷A、B、C的條件來(lái)執(zhí)行.一般我們都推薦使用同步邏輯設(shè)計(jì)在設(shè)計(jì)最初,由于沒有將時(shí)鐘信號(hào)定義在全局時(shí)鐘引腳上,導(dǎo)致MAXPLUSII在時(shí)間分析時(shí)提示錯(cuò)誤：（時(shí)鐘偏斜加上信號(hào)延遲時(shí)間超過輸入信號(hào)建立時(shí)間）.全局時(shí)鐘引腳的時(shí)鐘信號(hào)到各個(gè)觸發(fā)器的延時(shí)最小,有沒有可能通過編譯軟件設(shè)置,將普通I/O腳上的時(shí)鐘信號(hào)也經(jīng)過芯片內(nèi)部的快速通道以最小的延遲送到每個(gè)觸發(fā)器時(shí)鐘引腳？答：youcanregisterthatsignalandassignitastheglobalsignal,bythestepflow:assign->logicoption->Individuallogicoptions->Globalsignal.Butyou'dbetterinputtheclocksignalthroughthededicatedinputpin.（參考譯文：可以寄存這個(gè)信號(hào),并將它指定為全局信號(hào),步驟如下：指定—>邏輯選項(xiàng)—>個(gè)別邏輯選項(xiàng)—>全局信號(hào).但是,最好通過專用輸入引腳輸入時(shí)鐘信號(hào).）用MaxplusII軟件設(shè)計(jì)完后,用DelayMatrix查看延遲時(shí)間.由于內(nèi)部觸發(fā)器的時(shí)鐘信號(hào)用了一個(gè)輸出引腳的信號(hào),譬如將一引腳ClkOut定義為Buffer,Clkout是一時(shí)鐘信號(hào),然后反饋到內(nèi)部邏輯,內(nèi)部邏輯用此信號(hào)作為時(shí)鐘信號(hào),但用DelayMatrix,卻查看不到一些信號(hào)相應(yīng)于ClkOut的延遲,因?yàn)镃lkOut是一Output引腳,在DelayMatrixsource一欄中沒有ClkOut信號(hào),如何解決這個(gè)問題？預(yù)答：犯這種察做法崗在邏墓輯設(shè)逗計(jì)中府稱為愛GA濱TE戚C知LO炎CK癢,脊所勁謂G遇AT費(fèi)E滅CL為OC喝K就簡(jiǎn)是將營(yíng)設(shè)計(jì)差中的好組合殼邏輯鋸結(jié)果兄拿來(lái)米做時(shí)芬鐘信宅號(hào),閱織這是貴一種擋異步扭邏輯店設(shè)計(jì)染.皆現(xiàn)在久都推歉薦使緣用同仙步邏久輯設(shè)買計(jì)方艱法.越可趟以將產(chǎn)該信短號(hào)(律CL荒KO義UT呢)拿椅來(lái)作尾使能擔(dān)信號(hào)例,估即家EN膨AB輩LE幸信號(hào)也,降而何時(shí)鐘慰信號(hào)云還是段采用確原來(lái)曉的統(tǒng)沃一時(shí)趣鐘,擊右使設(shè)累計(jì)用核盡量生少的旋同步釋時(shí)鐘他,剖這壩樣一傍來(lái)就郊還是呀用D賢EL幣AY橫M松AT辮RI屈X來(lái)究分析憐原有東的時(shí)個(gè)鐘.結(jié)柿我是式一個(gè)墾ep財(cái)ld諷的初糊學(xué)者擺,畏目前籮看到宗xi計(jì)li舉nx私的V退ir鐵te雅x-森II種中嵌烏入大崇量的穩(wěn)資源弟如：提po販we耗rp細(xì)c、請(qǐng)ra弦m等適,所究竟街如何叢在f左pg算a中竄使用婦這些腔資源與？梳答：尖Xi桂li異nx動(dòng)V猾ir球te襪x-各II辮中嵌狼入的聽資源諸非常錘豐富悔,執(zhí)如B尾lo應(yīng)ck豐RA探M、漏Di耐gi范ta蘆l懲Cl攤oc梁k五Ma蓋na壘ge統(tǒng)r、加On就-c幅hi攜p雕te破rm開in姻at句io根n等污等.尾I談SE嚴(yán)4鑼.2隨i軟池件完會(huì)全支迷持這將些資牙源.搶可川以舉胳出單陡元庫(kù)考中相名應(yīng)基扮本數(shù)娛據(jù)的顆實(shí)例返.肆Xi冒l(fā)i悔nx蒙C西or錄e世Ge饞ne煙ra傲to縱r中還也還檢支持振Bl子oc故kR炕AM手等特灑性.諒至牢于P破ow瓦er護(hù)PC嘴和M墨GT把設(shè)計(jì)鍬,鑄可以盯使用惰Vi感rt杯ex閑-I逮I規(guī)Pr圾o開逢發(fā)者磁套件懷.塘族在設(shè)蜻計(jì)中壟,龍往往念需要哲對(duì)某罵個(gè)信挨號(hào)做夾一定醒（任抽意長(zhǎng)戰(zhàn)）的偏延時(shí)飯,東有沒源有好足的方渡法來(lái)槍實(shí)現(xiàn)露？而予不是濫采用項(xiàng)類似貞移位逼寄存踩器的鴉方法寧來(lái)延決時(shí).蠻類答：額使用斯移位批寄存玩器在農(nóng)FP馬GA燃中對(duì)樂信號(hào)金進(jìn)行栗延時(shí)腫是一燦種好狂方法盾.庫(kù)Xi慘li晌nx穩(wěn)V偏ir躬te插x架酸構(gòu)中牢每個(gè)慎對(duì)照弦表(今LU制T)澆都能帆夠設(shè)醬置成旨為具蠶有可流編程今深度蠟(最登多為周16側(cè))的剃移位帽寄存在器.欣這厘就提件供了飽一種存高效正的途因徑來(lái)賢在F玻PG仰A中亭實(shí)現(xiàn)量移位鏟寄存埋器.解無(wú)息須使恩用觸職發(fā)器銜就可禽以實(shí)邊現(xiàn)一冒個(gè)1謠6位慚寄存落器.視作杰為一澇個(gè)好逢的設(shè)興計(jì)習(xí)琴慣,擋任亭何情析況下礦都不稅要通蔑過閘逃延遲奴來(lái)實(shí)堤現(xiàn)延宅遲邏粉輯.徐得IS柏E中面的P苗AD真T秒O班PA呆D鞋CO亭NS勒TR司AI塌NT妻是費(fèi)否是方包括狠輸入株輸出次的p季ad握時(shí)延誕之和振再加病上輸擱入輸罷出之叮間的脈組合鉆邏輯客的時(shí)碌延？拜還是唱只是豐輸入葵輸出循之間沃的組岔合邏碼輯的芳時(shí)延尺？政答：無(wú)Xi逗li熊nx羅P轎AD齒-t蛙o-眠PA舟D經(jīng)co肚nt極ra彈in嬸t的氏確涉控及到慣輸入晝輸出紀(jì)PA撿D時(shí)宣延.索這漫從布盼局后鉤時(shí)序憤報(bào)告停中可塑以看逝出.吧默由于央現(xiàn)在泛的設(shè)湯計(jì)基桿本上都都是番同步拴設(shè)計(jì)嗓,秒那么放PA紋D邊TO振P返A(chǔ)D泊C帥ON泰ST娛RA槐IN閑T量在什閥么情桶況下出使用旨？身答：祖雖然搶現(xiàn)今圈多數(shù)臨設(shè)計(jì)虛都是丑完全退同步持,駛但仍種有一州些情奧況需封要從瀉一個(gè)賺輸入嫩引腳碎到另好一個(gè)早輸出示引腳輸?shù)募儗?dǎo)粹組升合路掠徑.車因滔此,支仍農(nóng)然需調(diào)要P田AD煎-t堪o-腹PA芳D填co乎ns卷tr務(wù)ai艷nt非控制煉這些場(chǎng)路徑吳的時(shí)和延.冊(cè)耐如何亂在I乏SE若中潑看到撒PA并D伶TO瓣P(guān)絕AD選的穩(wěn)布線繡情況螺？燒答：郊通常脈不必掛在意膚信號(hào)鞠在F災(zāi)PG虜A內(nèi)直的路窗線,施只犯要它蔑涉及啞到時(shí)蘭序問月題.崗這醫(yī)種工構(gòu)具將摸對(duì)以央優(yōu)化羊的方念式對(duì)仰設(shè)計(jì)攪進(jìn)行暖路由告.吸如果貌希望徑檢查憑具體迎路由殘,北可以賄使用燭Xi循li醒nx驕F防PG遵A部Ed蘆it遞or炊,莫它包左含在雄IS括E4眾.欄2i村軟件嶺中.紀(jì)寬在X斯il利in貫x音Fo供un循da泊ti遙on雪3體.店1i秒下用塵JT誼AG摸P忘RO寺GR維AM錘ER角下載知程序碎到芯證片中棉,頂可是民總是援出現(xiàn)企如下糾錯(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并口.試一下使用不同的PC.也可以在FPGA的PROG引腳上增加一個(gè)4.7K的上拉電阻,看看是否有幫助.）在VHDL中,定義為SIGNAL的量起到什么作用？什么時(shí)候需要定義這個(gè)量？下面的程序ARCHITECTUREEXER2_ARCHOFEXERCISE2ISSIGNALTEM:STD_LOGIC;BEGINTEM<=PIN50ANDPIN51;PIN8<=TEM;ENDEXER2_ARCH;和如下的程序有何區(qū)別？ARCHITECTUREEXER2_ARCHOFEXERCISE2ISBEGINPIN8<=PIN50ANDPIN51;ENDEXER2_ARCH;答：IfPIN8isdeclaredinyourportlist,the2examplesareidentical.Fromahardwaredesign'sperspective,youcanthinkofavhdl"signal"asanelectricalsignal.Sobasicallyyoucandeclareeveryobjectas"signal".>Fromasimulation'sperspective,thereisafundamentaldifferencebetween"signal"and"variable"invhdl.Avariableisnothingmorethananobjectthatholdsavalue.Avariableassignmentoccursinstantlyinavhdlsimulation.Also,avariablecanonlyexistwithinaprocess,soitcannottransfervaluesacrossprocesses.Asignal,ontheotherhand,hasahistoryofvalues.Wheneverasignalassignmentoccurs,thevhdlsimulatorschedulesaneventtoupdatethesignalvalueafteracertainperiodofsimulationtime-thesignaldoesnotgetthisnewvalueinstantlyinthesimulationtimedomain.Also,asignalcanexistsoutsideprocesses.Soundscomplicated,butformostofthetimeyoucansimplyusevhdl"signal"inyourhardwaredesign.（參考譯文：如果在端口表中聲明了PIN8,這兩個(gè)示例是一樣的.從硬件設(shè)計(jì)的角度看,可以將vhdl"signal"視為電子信號(hào).因此,基本上可以將每個(gè)對(duì)象聲明為“signal”.從仿真角度看,vhdl中的"signal"與"variable"是根本不同的.變量只不過是擁有值的對(duì)象.變量分配即時(shí)出現(xiàn)在vhdl仿真中.而且,變量只能存在于一個(gè)過程內(nèi),因此它不能通過過程來(lái)傳遞值.另一方面,信號(hào)有多個(gè)值.不論何時(shí)分配信號(hào),vhdl仿真都會(huì)在某個(gè)仿真時(shí)段安排一個(gè)事件來(lái)更新信號(hào)的值.在仿真時(shí)域里,信號(hào)不會(huì)立即獲得這個(gè)新的值.而且信號(hào)可以存在于過程之外.聽起來(lái)好象有點(diǎn)復(fù)雜,但大多數(shù)時(shí)候,在硬件設(shè)計(jì)中可以只使用vhdl"信號(hào)".）如果輸入時(shí)鐘必須經(jīng)過一段組合邏輯(比如需要進(jìn)行時(shí)鐘選擇,可選外部或內(nèi)部時(shí)鐘),那么在DFF使能端加控制是無(wú)法解決的,有什么更好的方法?答：AsimpleansweristousetheBUFGMUXresourceinXilinxVirtexIIdevices.TheBUFGMUXisactuallyaglobalclockbufferinVirtexIIwhichincoporatesasmartmuxtoswitchbetween2clocksources.Moreimportantly,theBUFGMUXguaranteesglitch-freeswitchingbetweenthese2clocks,eventhoughtheselectsignalchangesasynchronously.（參考譯文：簡(jiǎn)單的方法是使用XilinxVirtexII器件上的BUFGMUX資源.BUFGMUX實(shí)際上是VirtexII中的全局時(shí)鐘緩沖,VirtexII將智能mux與2個(gè)時(shí)鐘源之間的切換相結(jié)合.更為重要的是,即使選擇信號(hào)更改不同步,BUFGMUX也能保證這兩個(gè)時(shí)鐘之間的無(wú)干擾切換.）用Altera器件設(shè)計(jì)一個(gè)電路,外掛一同步存儲(chǔ)器件.邏輯設(shè)計(jì)和存儲(chǔ)器件的時(shí)鐘是相同的,但由于時(shí)鐘信號(hào)帶負(fù)載能力較差,只能接一個(gè)負(fù)載,所以將時(shí)鐘信號(hào)接在可編程器件上,而用內(nèi)部賦值語(yǔ)句將時(shí)鐘信號(hào)賦值給某一引腳,此引腳信號(hào)再接到存儲(chǔ)器件的時(shí)鐘引腳,但這樣存在一個(gè)問題：存儲(chǔ)器件的讀寫信號(hào)相對(duì)于Altera器件上的時(shí)鐘信號(hào)有延遲,存儲(chǔ)器件的時(shí)鐘信號(hào)相對(duì)于Altera器件上的時(shí)鐘信號(hào)也有延遲,這樣存儲(chǔ)器件的時(shí)鐘信號(hào)與讀寫信號(hào)之間的時(shí)間差難以控制,極有可能不滿足存儲(chǔ)器件的Setup/hold時(shí)間,有什么好的方法解決此問題？答：可以利用ALTERA器件中的PLL來(lái)精確控制延時(shí).ALTERA中的PLL是一個(gè)真正的模擬鎖相環(huán),它可以提供精確的時(shí)鐘頻率合成與相位延時(shí)的細(xì)微調(diào)整.可以將時(shí)鐘信號(hào)按照你的要求進(jìn)行延遲調(diào)整.假如采用的器件沒有PLL的話,那么可能需要在邏輯內(nèi)部來(lái)做一些延時(shí)邏輯,不過這樣會(huì)導(dǎo)致異步邏輯設(shè)計(jì),我們一般情況下不推薦這樣用.還有一種辦法就是在PCB板上來(lái)調(diào)整時(shí)延.關(guān)于PLL的詳細(xì)資料可以參考ALTERA的相關(guān)文檔.利用ACEX1K系列片內(nèi)EAB單元?jiǎng)?chuàng)建RAM時(shí),每創(chuàng)建一個(gè)容量較小的RAM時(shí)就要占用一個(gè)EAB單元,能否將多個(gè)RAM整合由一個(gè)EAB實(shí)現(xiàn),以節(jié)約片內(nèi)的EAB單元?答：在ACEX1K系列的器件中,一個(gè)EAB單元目前只能做一個(gè)應(yīng)用,我們現(xiàn)在的軟件還不支持將多個(gè)小的RAM集成到一個(gè)EAB當(dāng)中.SynthesisStyle設(shè)為FAST后,發(fā)現(xiàn)速度有所提升,同時(shí)使用的資源也減少了,資源和速度似乎兼得了,那么是否所有的模塊都可以設(shè)定為FAST呢？答：將SYNTHESISSTYLE設(shè)置為FAST主要是為了提高系統(tǒng)性能.但是有一點(diǎn)要記住的是,軟件的設(shè)置不是在任何情況下對(duì)所有的設(shè)計(jì)都表現(xiàn)出相同的結(jié)果.針對(duì)這個(gè)設(shè)計(jì)模塊,將SYNTHESISSTYLE設(shè)置為FAST可能對(duì)資源和速度都有了優(yōu)化,但這并不說明對(duì)所有的模塊都有相同的效果,但是可以試一試.設(shè)計(jì)優(yōu)化是一個(gè)原則與經(jīng)驗(yàn),技巧相結(jié)合的過程,我們只掌握一定的原則與方法,根據(jù)我們自己的經(jīng)驗(yàn),運(yùn)用一定的技巧,才能將一個(gè)設(shè)計(jì)做到最優(yōu)化.Iamnowgoingtodesignagraycoded16bitscounter,anyefficientwaytoimplementitinVHDLdescription?（要設(shè)計(jì)一個(gè)灰色編碼16位的計(jì)數(shù)器,怎么以VHDL描述來(lái)實(shí)現(xiàn)它？）答：Youcanjustusemegawizard(lpm_counter)inthesoftwaretogeneratethecounterforyou,selecttheoutputlanguagewithVHDL.Thatshouldbetheefficientwaytoimplementacounter,andyoudon'ttomakeadditionaloptimize.Becausethelpmfunctioncodeisthebestwaytofitthestructureofdevice,whichisdesignedbyalterafactoryspecialistwhoisveryfamiliarwithourdevicestructure.（參考譯文：可以使用軟件里的megawizard(lpm_counter)來(lái)生成計(jì)數(shù)器,選擇帶有VHDL的輸出語(yǔ)言.這應(yīng)該是實(shí)現(xiàn)計(jì)數(shù)器的有效方法,而且不用進(jìn)行額外的優(yōu)化.因?yàn)閘pm功能代碼最適合此設(shè)計(jì)結(jié)構(gòu),這種結(jié)構(gòu)是非常熟悉我們的設(shè)計(jì)結(jié)構(gòu)的altera專家設(shè)計(jì)的.）一般情況下用SynplifyPro綜合后生成的edf文件經(jīng)MP2編譯后與用MP2綜合及編譯相比較,占用資源較少,但在使用層次化設(shè)計(jì)中,使用SynplifyPro綜合頂層文件后得到的edf文件經(jīng)MP2編譯后與用MP2綜合及編譯該頂層文件相比較卻大大的占用資源,請(qǐng)問,在使用SynplifyPro綜合層次化設(shè)計(jì)中如何才能節(jié)省資源？答：在使用軟件做優(yōu)化時(shí)存在這樣一個(gè)平衡關(guān)系:資源利用率與速度的平衡.資源利用率提高了,也就是節(jié)省了資源,但整個(gè)設(shè)計(jì)的性能可能會(huì)降低了.同樣盡力去優(yōu)化系統(tǒng)性能,提高速度,那資源的利用也可能會(huì)增加.當(dāng)在使用層次化設(shè)計(jì)中,如何來(lái)優(yōu)化整體設(shè)計(jì),最關(guān)鍵的就是層次與模塊的劃分.在劃分層次和模塊是有幾點(diǎn)建議:1)以功能來(lái)劃分;功能模塊與層次的設(shè)計(jì)可以幫助你清楚的定義邊界,在模塊框圖中,Datapaths、tri-statesignals、statemachines、registerblocks、largemacrofunctions、memoryelements、controlblocks和一些重復(fù)使用的模塊都具有其本身的自然邊界.2)劃分模塊時(shí)要盡量減少模塊間的IO連接,過多的IO接口會(huì)使系統(tǒng)變得復(fù)雜,軟件需要交叉布線,降低性能和提高資源利用.3)在可能的情況下,盡可能多的給模塊的輸出加Resister.盡可能地優(yōu)化模塊的劃分與接口,是提高層次化設(shè)計(jì)性能的關(guān)鍵.更詳細(xì)的方法與建議,可以參照我們的應(yīng)用文檔AN101.以前的問題提到,用EPM7064LC68進(jìn)行編譯,會(huì)出現(xiàn)編譯錯(cuò)誤.如果編譯時(shí),讓系統(tǒng)自動(dòng)選擇器件,則選中的器件是EPM7064SLC84,編譯通過.我查遍手頭的資料,并沒有發(fā)現(xiàn)后者有三個(gè)輸出使能,這是怎么回事？望解答.答：事實(shí)上在MAX7000S上有6個(gè)輸出使能控制信號(hào),你可以在MAX7000的數(shù)據(jù)手冊(cè)(M7000.PDF)第二頁(yè)看到有這樣的說明.EnhancedfeaturesavailableinMAX7000EandMAX7000Sdevices–Sixpin-orlogic-drivenoutputenablesignals在FPGA中是以何種形式實(shí)現(xiàn)VHDL的變量類型的？答：Thereisnodefiniteanswertothis.Itdependsonhowyouwriteyourcodes.Avariableinvhdlmaybesynthesizedintoaphysicalnet,oritmaynotexistatallintheresultingcircuit.文：沒有明確的答案.它取決于所編寫的代碼.Vhdl中的變量可能同步到物理網(wǎng)絡(luò)中,或者根本不可能存在于結(jié)果電路中.）在布線后生成的時(shí)序報(bào)告文件中,可以看到延時(shí)的一些報(bào)告,對(duì)于某條時(shí)序報(bào)告,如何定位其對(duì)應(yīng)的語(yǔ)句呢？特別是當(dāng)完全使用語(yǔ)言方式輸入時(shí),生成的網(wǎng)表中大量的為N**形式,無(wú)法看懂其含義.答：Mostsynthesizersdopreservesignalnamestoacertainextend,usuallyastringisconcatenatedtotheendoftheoriginalname.Soyoucanstillcorrela