芯片發(fā)展歷程與莫爾定律演示文稿

芯片發(fā)展歷程與莫爾定律演示文稿當(dāng)前第1頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)（優(yōu)選）芯片發(fā)展歷程與莫爾定律.當(dāng)前第2頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)第1個(gè)晶體管的誕生1947.12.23點(diǎn)接觸式晶體管

ByBardeen&Brattain第一篇關(guān)于晶體管的文章BrWebster’s“Thetransistor,asemiconductortriode”

（晶體管，一個(gè)半導(dǎo)體三級(jí)管）“Transistor=transfer+resistor,

（晶體管＝傳輸+電阻）Transferringelectricalsignalacrossaresistor”（經(jīng)過(guò)一個(gè)電阻傳輸點(diǎn)信號(hào)）當(dāng)前第3頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)場(chǎng)效應(yīng)晶體管理論通過(guò)表面電荷調(diào)制半導(dǎo)體薄膜的電導(dǎo)

率(Phys.Rev.74,232,1948)1956Nobel物理獎(jiǎng)：Bardeen,BrattainandShockley場(chǎng)效應(yīng)晶體管理論的建立當(dāng)前第4頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)1950-1956:基本晶體管制造技術(shù)發(fā)展---從基于鍺的器件轉(zhuǎn)為硅襯底---從合金化制造p/n結(jié)轉(zhuǎn)變?yōu)閿U(kuò)散制備pn結(jié)1950擴(kuò)散結(jié)(Hall,Dunlap;GE)1952結(jié)型場(chǎng)效應(yīng)晶體管(Shockley;BellLab)1954第一個(gè)硅晶體管(TI：德州儀器）)1955擴(kuò)散結(jié)和晶體管結(jié)合(BellLab)晶體管制造工藝的摸索當(dāng)前第5頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)第1個(gè)集成電路的發(fā)明第1個(gè)IC鍺襯底，臺(tái)式結(jié)構(gòu)、2個(gè)晶體管、2個(gè)電容、8個(gè)電阻，黑蠟保護(hù)刻蝕，打線(xiàn)結(jié)合4千2百萬(wàn)個(gè)晶體管、尺寸：224mm2IntelP4J.Kilby集成電路之父2000Nobel物理獎(jiǎng)發(fā)明了第1個(gè)IC“SolidCircuit”距離晶體管發(fā)明已經(jīng)過(guò)去11年，why？當(dāng)前第6頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)第一個(gè)Si單片電路IC-“微芯片”byR.Noyce(Fairchild,IC技術(shù)創(chuàng)始人之一)第1個(gè)在Si單片上實(shí)現(xiàn)的集成電路當(dāng)前第7頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)1958-1960基本IC工藝和器件進(jìn)一步---氧化工藝(Atalla;bellLab)---PN結(jié)隔離(K.Levovec)---Al金屬膜的蒸發(fā)制備---平面工藝技術(shù)(J.Hoerni;Fairchild)

1959-63MOS器件與工藝---1959MOS電容(J.Moll;Stanford)---1960-63Si表面和MOS器件研究(Sah,Deal,Grove…)---1962PMOS(Fairchild);NMOSFET(美國(guó)無(wú)線(xiàn)電公司)---1963CMOS(Wanlass,Sah;Fairchild)IC制造工藝的進(jìn)步當(dāng)前第8頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)FromSSItoVLSI/ULSI小規(guī)模集成電路(SSI)2-30中規(guī)模集成電路(MSI)30-103大規(guī)模集成電路(LSI)103-5超大規(guī)模集成電路(VLSI:VeryLarge)105-7甚大規(guī)模ULSI(UltraLarge)107-9極大規(guī)模SLSI(SuperLarge)>109巨大規(guī)模(GSI:Gigantic/Giga)晶體管數(shù)目IC芯片中晶體管（腦細(xì)胞）數(shù)目當(dāng)前第9頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)制造技術(shù)Si和其他材料的開(kāi)發(fā)器件物理電路和系統(tǒng)---IC快速發(fā)展強(qiáng)烈依賴(lài)材料與技術(shù)研發(fā)性能(速度、能力可靠性)功能從簡(jiǎn)單邏輯門(mén)到復(fù)雜系統(tǒng)產(chǎn)量、價(jià)格、應(yīng)用當(dāng)前第10頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)集成度提高---新工藝技術(shù)1958-1967SSI*平面工藝1968-1977LSI*離子注入摻雜 *多晶硅柵極 *局部硅氧化的器件隔離技術(shù) *單晶管DRAMbyR.Denard(1968patent) *微處理器(1971,Intel)IC快速發(fā)展強(qiáng)烈依賴(lài)材料與技術(shù)研發(fā)當(dāng)前第11頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)1978-1987VLSI *精細(xì)光刻技術(shù)(電子束制備掩膜版) *等離子體和反應(yīng)離子刻蝕技術(shù) *磁控濺射制備薄膜1988-1997ULSI*亞微米和深亞微米技術(shù)*深紫外光刻和圖形技術(shù)集成度提高---新工藝技術(shù)IC快速發(fā)展強(qiáng)烈依賴(lài)材料與技術(shù)研發(fā)當(dāng)前第12頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)1998-2007SoC/SLSI,納米尺度CMOS *Cu和Low-k互連技術(shù) *High-k柵氧化物 *絕緣體上SOI,etc2008-集成度提高---新工藝技術(shù)IC快速發(fā)展強(qiáng)烈依賴(lài)材料與技術(shù)研發(fā)當(dāng)前第13頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)新制造方法300mmequipmentProcessingchemistriesAlliancesAdvancedProcessControlIntegratedmetrology新材料CopperInterconnectsSilicon-On-Insulator(SOI)Low-kSiliconGermanium(SiGe)StrainedSilicon

新封裝形式FlipChipWaferScalePackaging3DPackagingSysteminapackage器件、電路新原理System-on-Chip(SOC)MagnetoresistiveRAMDouble-gateTransistorsCarbonNanotubeTransistorsBiologicalandMolecularSelf-assemblySource:FSIInternational,Inc.IC快速發(fā)展源泉——材料與技術(shù)研發(fā)當(dāng)前第14頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)Moore'sLawGordonMoore,“CrammingMoreComponentsOntoIntegratedCircuits”,Electronics,Vol.38,No.8,April19,1965.莫爾定律Intel創(chuàng)始人GordonMoore1965年提出集成電路的集成度，每18-24個(gè)月提高一倍1960以來(lái)，Moore定律一直有效芯片上晶體管（腦細(xì)胞）尺寸隨時(shí)間不斷縮小的規(guī)律當(dāng)前第15頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)Moore’sobservationaboutsiliconintegration(cost,yield,andreliability)hasfueledtheworldwidetechnologyrevolution:ICminiaturizationdowntonanoscaleandSoCbasedsystemintegration.莫爾定律——原始依據(jù)當(dāng)前第16頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)莫爾定律的有效性——延續(xù)至今當(dāng)前第17頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)莫爾定律的有效性——延續(xù)至今當(dāng)前第18頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)莫爾定律——特征尺寸特征尺寸是指器件中最小線(xiàn)條寬度,為技術(shù)水平的標(biāo)志對(duì)MOS器件而言，通常指器件柵電極所決定的溝道幾何長(zhǎng)度，是一條工藝線(xiàn)中能加工的最小尺寸也是設(shè)計(jì)采用的最小設(shè)計(jì)尺寸單位（設(shè)計(jì)規(guī)則）縮小特征尺寸從而提高集成度是提高產(chǎn)品性能/價(jià)格比最有效手段之一集成度提高一倍，特征尺寸*0.7當(dāng)前第19頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)集成電路的特征參數(shù)從1959年以來(lái)縮小了140倍平均晶體管價(jià)格降低了107倍。特征尺寸：10微米-1.0微米-0.8μ（亞微米）→半微米0.5μ→深亞微米0.35μ,0.25μ,0.18μ,0.13μ→納米

90nm→65nm→45nm

32nm/2009→28nm/2011→22nm/2012ICIndustry:“Makeitbiginamake-it-smallbusiness”!IC工業(yè)就是一個(gè)在做小中做大的生意莫爾定律——特征尺寸當(dāng)前第20頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)MOS尺寸縮小莫爾定律——特征尺寸當(dāng)前第21頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)全球最大代工廠(chǎng)商臺(tái)積電是唯一一家具體公布20nm工藝量產(chǎn)時(shí)間的企業(yè)——預(yù)定2012年下半年量產(chǎn)臺(tái)積電（TSMC）于2010夏季動(dòng)工建設(shè)的新工廠(chǎng)打算支持直至7nm工藝的量產(chǎn)英特爾——微細(xì)化競(jìng)爭(zhēng)中固守頭把交椅。從英特爾的發(fā)展藍(lán)圖來(lái)看，預(yù)計(jì)該公司將從2011年下半年開(kāi)始22nm工藝的量產(chǎn)。美國(guó)Achronix半導(dǎo)體（AchronixSemiconductor）于當(dāng)?shù)貢r(shí)間2010年11月1日宣布，將采用英特爾的22nm級(jí)工藝制造該公司的新型FPGA“Speedster22i”CMOS技術(shù)的觀(guān)點(diǎn)而言，22～20nm工藝對(duì)各公司來(lái)說(shuō)均是32～28nm工藝的延伸技術(shù)，也就是說(shuō)很可能會(huì)通過(guò)使用高介電率（high-k）柵極絕緣膜/金屬柵極的平面（Plane）CMOS來(lái)實(shí)現(xiàn)。那么，15nm工藝以后的CMOS技術(shù)又將如何發(fā)展？莫爾定律——今后適用性？當(dāng)前第22頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)SOC與IC的設(shè)計(jì)原理是不同的，它是微電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命。SOC是從整個(gè)系統(tǒng)的角度出發(fā)，把處理機(jī)制、模型算法、軟件（特別是芯片上的操作系統(tǒng)-嵌入式的操作系統(tǒng)）、芯片結(jié)構(gòu)、各層次電路直至器件的設(shè)計(jì)緊密結(jié)合起來(lái)，在單個(gè)芯片上完成整個(gè)系統(tǒng)的功能。它的設(shè)計(jì)必須從系統(tǒng)行為級(jí)開(kāi)始自頂向下（Top-Down）。集成電路走向系統(tǒng)芯片芯片制造技術(shù)的發(fā)展趨勢(shì)當(dāng)前第23頁(yè)\共有25頁(yè)\編于星期日\(chéng)14點(diǎn)SOC集成電路走向系統(tǒng)芯片SOC——Syste