設(shè)計(jì)驗(yàn)證崗位職責(zé)

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設(shè)計(jì)驗(yàn)證崗位職責(zé)1

芯片設(shè)計(jì)驗(yàn)證工程師瀚芯詢問上海瀚芯商務(wù)詢問有限公司,瀚芯詢問,瀚芯soc芯片設(shè)計(jì)驗(yàn)證工程師asicverificationengineer

position:icdesignverificationengineer,orabovelevel

location:shanghai

responsibilities:

-understandingthee*pectedfunctionalityofdesigns.

-developingtestingandregressionplans.

-verificationwithverilog/systemverilog/uvm

-setupverificationtestbenchinmodulelevelandchiplevel,defineande*ecuteverificationplanwithfullfunctionalcoverage.

-designinganddevelopingverificationenvironment.

-runningrtlandgate-levelsimulations/regression.

-code/functionalcoveragedevelopment,analysisandclosure.

requirements:

-icverificationskillsandbasicknowledgeoflogicandcircuitdesign,goodcommunicationandproblemsolvingskills.

-systemverilog,vmm/ovm/uvmverificationmethdology.

-industrystandardasicdesignandverification

-master'sdegreewith5+yearsofe*perience

設(shè)計(jì)驗(yàn)證崗位職責(zé)2

職責(zé)描述:

從事國家重大工程項(xiàng)目的fpga/ic設(shè)計(jì)及驗(yàn)證工作，主要包括文檔審查、靜態(tài)時(shí)序分析、功能仿真、形式化驗(yàn)證、板級測試等;

任職要求:

1)熟識verilog/vhdl中的一門語言，了解psl、sva等斷言;

2)具有較為扎實(shí)的數(shù)字芯片設(shè)計(jì)驗(yàn)證基礎(chǔ)，熟識fpga設(shè)計(jì)驗(yàn)證流程;

3)熟識ise、libero、quartus等fpga開發(fā)工具，modelsim/vcs仿真工具之一;

4)具有良好的團(tuán)隊(duì)合作精神、溝通協(xié)調(diào)技能及文字表達(dá)技能;

5)電路、通信、信號處理、計(jì)算機(jī)、微電子及相關(guān)專業(yè);

6)具有英語四級以上水平。

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崗位職責(zé)

1.負(fù)責(zé)芯片正確性驗(yàn)證和設(shè)計(jì)評估

2.理解芯片相關(guān)功能,編寫驗(yàn)證方案

3.進(jìn)行代碼lint檢查和形式化驗(yàn)證

4.構(gòu)建驗(yàn)證環(huán)境,編寫測試用例,運(yùn)行芯片的RTL級/門級仿真

5.運(yùn)行回來測試,進(jìn)行芯片的代碼和功能掩蓋率分析

6.編寫驗(yàn)證報(bào)告

職位要求

1.本科及以上,高學(xué)歷者優(yōu)先

2.計(jì)算機(jī)、自動(dòng)化、通信、電子類專業(yè)優(yōu)先

3.學(xué)過數(shù)字電路、計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)、軟件編程等相關(guān)課程者優(yōu)先

4.學(xué)過用過SystemVerilogUVMVerilogVHDL匯編語言腳本語言(ShellPerlPython)Linu*基本操優(yōu)先

5.有芯片設(shè)計(jì)驗(yàn)證閱歷或者其他變成閱歷的優(yōu)先

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epb算法設(shè)計(jì)與驗(yàn)證工程師上海匯眾上海匯眾汽車制造有限公司,上海匯眾,匯眾聘請崗位:epb算法設(shè)計(jì)與驗(yàn)證工程師

工作地點(diǎn):上海市浦東南路1493號

數(shù)量:2人

學(xué)歷要求:碩士及以上學(xué)歷

專業(yè)要求:車輛工程、掌握工程或相關(guān)專業(yè)

英語技能:英語cet6以上

經(jīng)受要求:有3年以上底盤電控產(chǎn)品開發(fā)經(jīng)受

性別要求:不限

年齡要求:不限

閱歷要求:3年以上底盤電控產(chǎn)品的掌握算法的設(shè)計(jì)驗(yàn)證閱歷

其他要求:喜愛這個(gè)行業(yè)、勤學(xué)肯干,具有團(tuán)隊(duì)協(xié)作精神

工作職責(zé):

1)依據(jù)電子駐車系統(tǒng)(epb)算法代碼進(jìn)行掌握算法驗(yàn)證工作;

2)利用相關(guān)的工具,如tessy,qac,polyspace等進(jìn)行軟件單元測試;

3)編寫算法軟件單元測試用例;

4)撰寫掌握算法軟件驗(yàn)證相關(guān)的報(bào)告和文檔;

5)熟識軟件釋放流程,管控軟件發(fā)布質(zhì)量。

優(yōu)先閱歷和技能:

1)精通掌握理論;具有汽車系統(tǒng)動(dòng)力學(xué)、制動(dòng)系統(tǒng)等專業(yè)知識;

2)具有開發(fā)電子制動(dòng)系統(tǒng)項(xiàng)目的經(jīng)受者優(yōu)先,包括epb、abs、tcs、esp等;

3)嫻熟運(yùn)用matlab/simulink等建模工具;嫻熟運(yùn)用tessy,qac,polyspace等測試軟件;熟識c語言;

4)熟識misrac規(guī)章;

5)有歐美外資、合資企業(yè)的工作經(jīng)受者優(yōu)先。

設(shè)計(jì)驗(yàn)證崗位職責(zé)5

ic設(shè)計(jì)驗(yàn)證工程師西安紫光國芯半導(dǎo)體有限公司西安紫光國芯半導(dǎo)體有限公司,華芯半導(dǎo)體,西安紫光國芯,西安紫光國芯半導(dǎo)體有限公司,紫光國芯以下聘請職位均為公司設(shè)計(jì)服務(wù)部門的工程師職位,為上海大型國際ic公司以及國內(nèi)頂端ic公司提供on-site設(shè)計(jì)服務(wù)。

西安紫光國芯的設(shè)計(jì)服務(wù)部門能夠提供高端設(shè)計(jì)服務(wù),具備從設(shè)計(jì)規(guī)格到芯片流片完整流程的.設(shè)計(jì)閱歷,包括:設(shè)計(jì)實(shí)現(xiàn)、功能驗(yàn)證、綜合和dft、物理實(shí)現(xiàn)、時(shí)序和物理檢查、流片。公司在過去幾年中勝利為客戶完成了十幾款soc在65nm/40nm/28nm/14nm工藝上的soc芯片設(shè)計(jì)和流片,援助客戶低成本的、高效的實(shí)現(xiàn)產(chǎn)品化,是目前國內(nèi)最大的設(shè)計(jì)服務(wù)外包服務(wù)商,所服務(wù)的客戶均為國際知名大型芯片設(shè)計(jì)公司以及國內(nèi)頂端芯片設(shè)計(jì)公司,具備一流的技術(shù)及設(shè)計(jì)環(huán)境以及良好的文化氛圍,我們的員工在客戶端承受核心技術(shù)板塊,使其可以快速穩(wěn)定成長。

我們各個(gè)業(yè)務(wù)板塊均提供先進(jìn)的設(shè)計(jì)開發(fā)環(huán)境,良好的企業(yè)文化以及人文關(guān)懷,優(yōu)厚的薪酬待遇,完善的休假體系,全面的社會及商業(yè)保險(xiǎn)。誠邀有志ic事業(yè)的人才加盟共同進(jìn)展!

responsibilities:

1.accordingtothedesignspecification,beresponsiblefortheverificationplanandverificationobjectivedefinition.

2.test-benchdevelopment(modeling,assertions,checkers,monitors,score-board,regressions,coverage),test-casedevelopment(sequence,vrad)andintegration.

3.workwithrandomverificationmethodology(vmm,ovm,uvm,erm)

4.workasanindependentverificationengineerstocheckthedesignfunctionalityatsocmodulelevelandchiplevel.

5.workasinterfacewithfront-endandback-endengineertooptimizeorreviewthedesignarchitectureandimplementation.

6.verilogorvhdlcodingaccordingtodesignspecificationore*ternal/internalipintegration.

7.supportthepostsimulationwithgate-levelverilogorvhdlnetlist.

requirements:

1.eitherbachelor,masterorphdinmicroelectronics,electronicengineering,orrelatedfield,2+yearsofverificationworkinge*perience.

2.e*periencewithverificationlanguage(specman/e-language,system-verilog,vera)

3.e*periencewithrtlcodingandsimulators(modelsim,nc-sim).

4.basicknowledgeofscriptlanguage(perl,tcl,c-languageandsoon)

5.knowledgeabout2g/3g/ltehandsetbasebandarchitecture,arm,ahbarchitectureisaplus.

6.knowledgeaboutbasebandchipperipheral(usb2.0/usb3.0,ssic,mipi)isaplus.

7.teamoriented,lovetoworkinyoung,internationalandhighlymotivatedteams.

8.goodcommando