電子設(shè)計自動化試卷試題(附答案)

山東英才學(xué)院2023-2023》試卷〔A〕年級 2023級 專業(yè) 本科電氣工程〔60100〕題號一二三四五六總分得分復(fù)核得分閱卷人一、單項選擇題〔10220得分閱卷人12.基于EDA軟件的FPGA/CPLD設(shè)計流程為原理圖/HDL文本輸入→ →綜合→適配→ →編程下載→硬件測試。A.功能仿真 B.時序仿真C.規(guī)律綜合 D.配置IP核在EDA技術(shù)和開發(fā)中具有格外重要的地位；供給用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為 。軟IP B.固IPC.硬IP D.全對綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中， 是錯誤的。綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。綜合就是將電路的高級語言轉(zhuǎn)化成低級的FPGA/CPLD的根本構(gòu)造相映射的網(wǎng)表文件。為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。綜合可理解為，將軟件描述與給定的硬件構(gòu)造用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的〔即綜合結(jié)果是唯一的。大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過 實現(xiàn)其規(guī)律功能?？删幊坛朔e項規(guī)律 B.查找表〔LUT〕C.輸入緩沖 D.輸出緩沖VHDL語言是一種構(gòu)造化設(shè)計語言；一個設(shè)計實體〔電路模塊〕包括實體與構(gòu)造體兩局部，構(gòu)造體描述 。chengchengchengcheng器件外部特性 B.器件的內(nèi)部功能C.器件外部特性與內(nèi)部功能 D.器件的綜合約束電子系統(tǒng)設(shè)計優(yōu)化主要考慮提高資源利用率削減功〔即面積優(yōu)化以及提高運行速度〔即速度優(yōu)化；以下方法 不屬于面積優(yōu)化。流水線設(shè)計 B.資源共享C.規(guī)律優(yōu)化 D.串行化進(jìn)程中的信號賦值語句，其信號更是 。馬上完成 B.在進(jìn)程的最終完成C.按挨次完成 D.都不對不完整的IF語句，其綜合結(jié)果可實現(xiàn) 。時序規(guī)律電路 B.組合規(guī)律電路C.雙向電路 D.三態(tài)掌握電路狀態(tài)機編碼方式中，其中 占用觸發(fā)器較多，但其簡潔的編碼方式可削減狀態(tài)譯碼組合規(guī)律資源，且易于掌握非法狀態(tài)。A.一位熱碼編碼 B.挨次編碼得分閱卷人C.狀態(tài)位直接輸出型編碼 D.得分閱卷人二、程序填空題〔10220〕1位十進(jìn)制計數(shù)器的程序描述，試補充完整。LIBRARYIEEE;USEIEEE. .ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;Q :OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT10;ARCHITECTUREbhvOF ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)IF IFQ1>10THEN

THEN 邊沿檢測Q1(OTHERS”0”);--置零ELSEQ1Q11 ENDIF;ENDIF;ENDPROCESS;ENDbhv;下面是一個多路選擇器的VHDL描述，試補充完整。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbmuxISPORT(sel: STD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);Y : STD_LOGIC_VECTOR( DOWNTO0));ENDbmux;ARCHITECTUREbhvOFbmuxISBEGINy<=Awhensel=”1” ;ENDbhv;得分閱卷人EDA〔71627820得分閱卷人ASICFPGACPLDEDAIPSOC簡要解釋JTAGJTAG的用途得分得分chengcheng閱卷人閱卷人〔2510〕認(rèn)真閱讀以下程序，答復(fù)以下問題LIBRARYIEEE;--1USEIEEE.STD_LOGIC_1164.ALL;--2ENTITYLED7SEGIS--3PORT(A :INSTD_LOGIC_VECTOR(3DOWNTO0);--4CLK :INSTD_LOGIC;--5LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDLED7SEG;----67ARCHITECTUREoneOFLED7SEGIS--8SIGNALTMP:STD_LOGIC;--9BEGIN--10SYNC:PROCESS(CLK,A)--11BEGIN--12IFCLK”EVENTANDCLK=”1”THEN--13TMP<=A;--14ENDIF;--15ENDPROCESS;--16OUTLED:PROCESS(TMP)--17BEGIN--18CASETMPIS--19WHEN“0000“=>LED7S<=“0111111“;--20WHEN“0001“=>LED7S<=“0000110“;--21WHEN“0010“=>LED7S<=“1011011“;--22WHEN“0011“=>LED7S<=“1001111“;--23WHEN“0100“=>LED7S<=“1100110“;--24WHEN“0101“=>LED7S<=“1101101“;--25WHEN“0110“=>LED7S<=“1111101“;--26WHEN“0111“=>LED7S<=“0000111“;--27WHEN“1000“=>LED7S<=“1111111“;--28WHEN“1001“=>LED7S<=“1101111“;--29ENDCASE;--30ENDPROCESS;--31ENDone;1. 在程序中存在兩處錯誤，試指出，并說明理由：--322. 修改相應(yīng)行的程序：1行號：程序改為：2行號：程序改為：chengcheng得分得分五