數(shù)字頻率計測頻系統(tǒng)的設計

PAGEPAGE21南京信息職業(yè)技術學院畢業(yè)設計論文作者學號系部電子信息學院專業(yè)無線電技術題目數(shù)字頻率計測頻系統(tǒng)的設計指導教師評閱教師完成時間：2014年3月30日畢業(yè)設計(論文)中文摘要（題目）：數(shù)字頻率計測頻系統(tǒng)的設計摘要：100Hz頻率計數(shù)器主要功能是在一定時間內(nèi)對頻率的計算，本篇論文主要介紹了頻率計數(shù)器的實現(xiàn)：系統(tǒng)以MAX+PULSLLII為開發(fā)環(huán)境，通過VHDL語言作為硬件描述語言實現(xiàn)對電路結(jié)構(gòu)的描述。在VHDL語言中采用了一系列的語句,例如:元件例化、if語句、case、when語句等。并對程序中的輸入輸出端口進行了解釋，給出實現(xiàn)代碼和仿真波形。關鍵詞：100Hz頻率計；MAX+PULSLLII；VHDL；元件例化；仿真畢業(yè)設計(論文)外文摘要Title:theDesignofdigitalfrequencymetermeasuringfrequencysystemsAbstract:100Hzfrequencycounterisaprimaryfunctionofthefrequencywithinacertainperiodoftimecalculation,thispaperintroducestherealizationoffrequencycounters:thesysteminordertoMAX+PULSLLIIforthedevelopmentoftheenvironment,throughtheVHDLhardwaredescriptionlanguageasalanguageimplementationofthecircuitstructuredescription.VHDLlanguageusedinaseriesofstatements,suchas:componentinstantiation,ifsuchstatementcasewhenstatement.Andprograminputandoutputportsoftheinterpretationgiventoachievethecodeandsimulationwaveforms.keywords:100Hzfrequencycounter;MAX+PULSLLII;VHDL;simulation;componentcases目錄引言 51數(shù)字頻率計測頻系統(tǒng)設計概述 51.1設計要求 51.2設計意義 52電路數(shù)字頻率計測頻系統(tǒng)設計方案 62.1產(chǎn)生子模塊 72.1.1分頻模塊 72.1.2分頻程序及仿真圖 82.2計數(shù)模塊 92.2.1計數(shù)模塊分析 92.2.2計數(shù)模塊程序及仿真圖 102.3顯示模塊 112.3.1七段數(shù)碼管的描述 122.3.2八進制計數(shù)器 142.3.3計數(shù)位選擇電路 152.4總體功能描述 163電路數(shù)字頻率計測頻系統(tǒng)頂層文件 174.結(jié)論 194.1系統(tǒng)缺點 194.2改進方法 19致謝 19參考文獻 19附表元件清單 20引言VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速集成電路硬件描述語言）誕生于1982年，是由美國國防部開發(fā)的一種快速設計電路的工具，目前已經(jīng)成為IEEE（TheInstituteofElectricalandElectronicsEngineers）的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設計方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ToptoDown）和基于庫（LibraryBased）的設計的特點，因此設計者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設計，在方框圖一級用VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實現(xiàn)可編程的專用集成電路（ASIC）的設計。數(shù)字頻率計是數(shù)字電路中的一個典型應用，實際的硬件設計用到的器件較多，連線比較復雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差。隨著復雜可編程邏輯器件（CPLD）的廣泛應用，以EDA工具作為開發(fā)手段，運用VHDL語言。將使整個系統(tǒng)大大簡化。提高整體的性能和可靠性。

本文用VHDL在CPLD器件上實現(xiàn)一種2b數(shù)字頻率計測頻系統(tǒng)，能夠用十進制數(shù)碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進行測量。具有體積小、可靠性高、功耗低的特點。1數(shù)字頻率計測頻系統(tǒng)設計概述1.1設計要求獲得穩(wěn)定100Hz頻率用數(shù)碼管的顯示用VHDL寫出設計整個程序1.2設計意義進一步學習VHDL硬件描述語言的編程方法和步驟。運用VHDL硬件描述語言實現(xiàn)對電子元器件的功能控制。熟悉并掌握元件例化語句的使用方法。熟悉數(shù)字式頻率的基本工作原理。熟悉數(shù)字頻率計中計數(shù)顯示設計。熟悉掌握MAX+PLUSⅡ軟件的基本使用方法。2電路數(shù)字頻率計測頻系統(tǒng)設計方案眾所周知，頻率信號易于傳輸，抗干擾性強，可以獲得較好的測量精度。因此，頻率檢測是電子測量領域最基本的測量之一。頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù)，即閘門時間為1s。閘門時間可以根據(jù)需要取值，大于或小于1s都可以。閘門時間越長，得到的頻率值就越準確，但閘門時間越長，則每測一次頻率的間隔就越長。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。一般取1s作為閘門時間。數(shù)字頻率計的關鍵組成部分包括測頻控制信號發(fā)生器、計數(shù)器、鎖存器、譯碼驅(qū)動電路和顯示電路，其原理框圖如圖2-1所示。圖2-1數(shù)字頻率計原理框圖在這個100赫茲頻率計的設計中一共分為3大模塊：產(chǎn)生子模塊、計數(shù)模塊、顯示模塊。當系統(tǒng)正常工作時，脈沖發(fā)生器提供的1Hz的輸入信號，進行信號的變換，產(chǎn)生計數(shù)信號，被測信號通過信號整形電路產(chǎn)生同頻率的矩形波，送入計數(shù)模塊，計數(shù)模塊對輸入的矩形波進行計數(shù)，將計數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應的能夠在七段數(shù)碼顯示管上可以顯示的十進制結(jié)果。在數(shù)碼顯示管上可以看到計數(shù)結(jié)果產(chǎn)生子模塊是為此100赫茲頻率計提供1Hz的時鐘脈沖信號，為了實現(xiàn)嚴格的同步，在這個模塊中采用了同步計數(shù)電路。計數(shù)模塊是實現(xiàn)從0到99的計數(shù)。顯示模塊是將計數(shù)模塊程序中產(chǎn)生的數(shù)值通過2個七段數(shù)碼管表達出來，使大家對此頻率計有一個更直觀的認識。此100赫茲頻率計的設計中，這3個大的模塊是核心部分，這個3個大的模塊會在后面的分析設計中給出詳細的介紹。頻率計的工作原理是通過在一定時間內(nèi)對外部信號進行計數(shù)，計算計數(shù)值對時間的比值，從而得到輸入信號的頻率，通過二個數(shù)碼管作為頻率值的輸出。對系統(tǒng)進行分析后，確定采用模塊設計，基本框架圖如圖2-2所示。圖2-2頻率計設計基本框架圖2.1產(chǎn)生子模塊2.1.1分頻模塊分頻模塊的功能是將輸入的外部信號clk進行分頻,分頻成計數(shù)器所需要的計數(shù)信號,使計數(shù)器在計數(shù)信號有效的時間對外部信號進行計數(shù)。根據(jù)頻率計測量的范圍，確定了分頻至1Hz，從而得到頻率值。555定時器(如圖2-3)是一種模擬電路與數(shù)字電路相結(jié)合的中規(guī)模集成電路，它在信號產(chǎn)生、整形、延時（定時）、控制等方面獲得了廣泛的應用。雖說555定時器應用領域十分廣泛，但其電路結(jié)構(gòu)歸納起來有三種基本形式，即多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器。圖2-3555定時器電路由于雙極型555和CMOS型555的制作工藝和流程不同，生產(chǎn)出的555集成電路的性能指標是有差異的。CMOS型555的功耗僅為雙極型的幾十分之一，靜態(tài)電流僅為300uA左右，為微功耗電路。CMOS型555的輸出脈沖的上升沿和下降沿比雙極型的要陡，轉(zhuǎn)換時間短。CMOS型555的在傳輸過度時間里產(chǎn)生的尖峰電流小，僅為2～3mA，而雙極型555的尖峰電流高達300～400mA。2.1.2分頻程序及仿真圖分頻程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYclk_div1000ISPORT(clk:INSTD_LOGIC;clk_div:outSTD_LOGIC);ENDclk_div1000;ARCHITECTURErt1OFclk_div1000ISSIGNALq_tmp:integerrange0to999;BEGINprocess(clk)beginIF(clk'eventandclk='1')thenif(q_tmp=999)thenq_tmp<=0;elseq_tmp<=q_tmp+1;endif;endif;endprocess;process(clk)beginIF(clk'eventandclk='1')thenif(q_tmp=999)thenclk_div<='1';elseclk_div<='0';endif;endif;endprocess;endrt1;在以上程序中我們將外部信號clk進行10次分頻輸入信號為clk,輸出信號為clk_div。編譯通過后，產(chǎn)生的符號如圖2-4所示，仿真波形圖如圖2-5所示。圖2-4分頻模塊圖圖2-5分頻仿真圖2.2計數(shù)模塊2.2.1計數(shù)模塊分析經(jīng)分析可知，此頻率計計數(shù)模塊分為2個子模塊，即個位顯示模塊、十位顯示模塊。詳細分析如下：①計數(shù)模塊的個位可以用1個十進制計數(shù)器表示。②計數(shù)模塊的十位可以用1個十進制計數(shù)器表示。頻率計的計數(shù)模塊主要來實現(xiàn)頻率計數(shù)器內(nèi)部的計數(shù)功能，計數(shù)器的內(nèi)部計數(shù)信號clk和頻率計數(shù)器的使能信號enable。頻率計數(shù)器的計數(shù)模塊的輸出信號就是個位sec、十位sec10。電路圖如圖2-6所示。圖2-6計數(shù)模塊電路圖十進制計數(shù)器，它的輸入端口主要包括使能端口enable計數(shù)輸入端口clk，輸出端口主要包括計數(shù)輸出端口q和進位輸出端口cout。2.2.2計數(shù)模塊程序及仿真圖計數(shù)模塊的程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcount10ISPORT(enable:INSTD_LOGIC;clk:INSTD_LOGIC;cout:outSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDcount10;ARCHITECTURErt1OFcount10ISSIGNALq_tmp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINprocess(clk)beginIF(clk'eventandclk='1')thenif(enable='1')thenif(q_tmp="1001")thenq_tmp<="0000";elseq_tmp<=q_tmp+1;endif;endif;endif;q<=q_tmp;endprocess;cout<='1'whenq_tmp="1001"andenable='1'else'0';endrt1;描述了上述的十進制計數(shù)器后,我們就可以根據(jù)圖三所示的結(jié)構(gòu)框圖來進行頻率計數(shù)器計數(shù)模塊的VHDL描述了。在頻率計數(shù)器計數(shù)模塊的VHDL描述中，我們引用元件的形式調(diào)用上面描述的十進制計數(shù)器。從而得到頻率計數(shù)器的計數(shù)功能，程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtime_counterISPORT(enable:INSTD_LOGIC;clk0:INSTD_LOGIC;sec10:OUTSTD_LOGIC_VECTOR(3DOWNTO0);sec:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDtime_counter;ARCHITECTURErt1OFtime_counterISCOMPONENTcount10PORT(enable:INSTD_LOGIC;clk:INSTD_LOGIC;cout:outSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));endCOMPONENT;SIGNALco1,co2:STD_LOGIC;BEGINU1:count10PORTMAP(enable,clk0,co1,sec);U2:count10PORTMAP(co1,clk0,co2,sec10);endrt1;編譯通過后，產(chǎn)生的符號如圖2-7所示，仿真波形圖如圖2-8所示。圖2-7計數(shù)模塊圖圖2-8計數(shù)模塊的仿真波形圖2.3顯示模塊有了計數(shù)模塊還不能滿足設計的要求，任何一個設計都是需要一定的硬件設備來表達。否則，只有一個理論的程序是不足以來證明一個設計的完整性。在參考一些資料和根據(jù)實驗提供的條件，我在這個設計中采用2個七段數(shù)碼管來對這個頻率計進行實際的表達。頻率計數(shù)器要將計數(shù)的結(jié)果顯示出來，就必需設計一個計數(shù)顯示模塊來完成該顯示功能。頻頻計數(shù)器的顯示模塊的輸入信號主要來自于頻頻計數(shù)器計數(shù)模塊的計數(shù)信息，它的輸出信號是choose和segment，以用來驅(qū)動計數(shù)顯示的8個LED七段顯示數(shù)碼管，在輸出信號中，為了節(jié)省資源,我們采用循環(huán)點亮LED七段顯示數(shù)碼管的方法來顯示頻率計數(shù)器的計數(shù)輸出.我們通過信號choose(7downto0)來進行8個LED七段顯示數(shù)碼管的選擇,從而將輸出信號segment(6downto0)送到相應的LED七段顯示數(shù)碼管上以完成頻率計數(shù)的顯示。計數(shù)顯示模塊的結(jié)構(gòu)框圖如圖2-9所示：圖2-9顯示模塊電路圖從圖2-9以看出,計數(shù)顯示模塊可由三個部分組成:八進制計數(shù)器、計數(shù)位選擇電路、七段顯示譯碼電路。下面描述一下計數(shù)顯示模塊的工作過程:在外部計數(shù)信號clk的作用下，八進制計數(shù)器的輸出從000到111按順序循環(huán)變化,輸出信號為sel。信號sel作為計數(shù)位選擇電路的選擇信號,用來選擇對應位的數(shù)據(jù)并將其轉(zhuǎn)換為四位位矢量。最后將計數(shù)位選擇電路的輸出信號q送到七段顯示譯碼電路的輸入端口，將其轉(zhuǎn)化成用來點燃LED七段顯示數(shù)碼管的segment信。2.3.1七段數(shù)碼管的描述我們所使用實驗箱中的8個七段數(shù)碼管有這樣一個特點，8個數(shù)碼管中每一個數(shù)碼管中相同的段都是連在一根線上的。如圖2-10所示：圖2-10七段數(shù)碼管故只要有一個數(shù)碼管的一段亮，8個數(shù)碼管中相同的段都會亮。在選用數(shù)碼管后我們需要考慮一個問題，就是如何在每個數(shù)碼管上正確的顯示程序中每一位要顯示的數(shù)據(jù)，也就是如何將前面的計數(shù)模塊中要顯示的數(shù)字準確的表達在數(shù)碼管上。在這里就運用了人體生理學的一個結(jié)論，人的眼睛能分辨的時間是1/16秒，即頻率為25Hz左右。有了這個結(jié)論后，我們就可以解決正確顯示的問題了，應用動態(tài)掃描的方法，只要我們在顯示模塊中所使用的頻率大于25Hz就可以讓每個數(shù)碼管正確的顯示程序中所要求的數(shù)字了。因此，在顯示模塊中首先要設計一個分頻器，實驗提供的脈沖是1KHz，我們只要設計的分頻器所分出來的頻率大于25Hz即可，在此我選擇一個8分頻器。8分頻器的輸入信號為clk,輸出信號為sel(2DOWNTO0)。顯示模塊中數(shù)字位選的問題解決后就需要解決另外一個問題了，那就是如何將程序中的數(shù)字在數(shù)碼管上有效顯示出來，即如何讓我們能一眼就看出來顯示的數(shù)字是0、1、2、3、4、5、6、7、8、9這十個數(shù)字。根據(jù)數(shù)碼的結(jié)構(gòu)特點，我們采用高低電平的方法點亮數(shù)碼管對應的段即可。七段數(shù)碼管的顯示結(jié)構(gòu)如圖2-11所示：圖2-11數(shù)碼管管腳圖表2-1詳細的列出了0、1、2、3、4、5、6、7、8、9這十個數(shù)與七段數(shù)碼管的對應關系。表2-17段數(shù)碼管的顯示關系段數(shù)字abcdefg01111110101100002110110131111001401100115101101161011011711100008111111191111011有了這樣的分析后，數(shù)字顯示的問題就解決了。另外，為了使程序能和硬件（七段數(shù)碼管）能有效的結(jié)合起來，還需要一個3-8譯碼器在中間架起一個“橋梁”。七段數(shù)碼管的選擇模塊程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYseg7ISPORT(q:INSTD_LOGIC_VECTOR(3DOWNTO0);segment:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDseg7;ARCHITECTURErt1OFseg7ISBEGINPROCESS(q)BEGINCASEqISWHEN"0000"=>segment<="0111111";WHEN"0001"=>segment<="0000110";WHEN"0010"=>segment<="1011011";WHEN"0011"=>segment<="1001111";WHEN"0100"=>segment<="1100110";WHEN"0101"=>segment<="1101101";WHEN"0110"=>segment<="1111101";WHEN"0111"=>segment<="0100111";WHEN"1000"=>segment<="1111111";WHEN"1001"=>segment<="1101111";WHENOTHERS=>segment<="XXXXXXX";ENDCASE;ENDPROCESS;ENDrt1;2.3.2八進制計數(shù)器我們來描述下三個子電路，然后再描述顯示模塊的總體功能。先來討論下八進制計數(shù)器count8，這個八進制計數(shù)器除了沒有使能端enable和進位輸出端口cout之外，它的描述結(jié)構(gòu)與前面描述的計數(shù)器的結(jié)構(gòu)完全相同，用VHDL描述如下：八進制計數(shù)器模塊設計程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcount8ISPORT(clk:INSTD_LOGIC;sel:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDcount8;ARCHITECTURErt1OFcount8ISSIGNALsel_tmp:STD_LOGIC_VECTOR(2DOWNTO0);BEGINprocess(clk)beginIF(clk'eventandclk='1')thenif(sel_tmp="111")thensel_tmp<=(others=>'0');elsesel_tmp<=sel_tmp+1;endif;endif;sel<=sel_tmp;endprocess;endrt1;2.3.3計數(shù)位選擇電路計數(shù)位選擇電路的功能示根據(jù)八進制計數(shù)器count8輸出的選擇信號sel來選擇對應顯示位的計數(shù)數(shù)據(jù)，作為送到七段顯示譯碼電路的輸入數(shù)據(jù)。由于計數(shù)選擇電路的輸出端口的計數(shù)數(shù)據(jù)的位數(shù)不等，而七段顯示譯碼電路的輸入端口接收四位寬度的數(shù)據(jù)。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtime_chooseISPORT(sel:INSTD_LOGIC_VECTOR(2DOWNTO0);sec10:INSTD_LOGIC_VECTOR(3DOWNTO0);sec:INSTD_LOGIC_VECTOR(3DOWNTO0);q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDtime_choose;ARCHITECTURErt1OFtime_chooseISBEGINPROCESS(sel,sec10,sec)BEGINCASEselISWHEN"000"=>q<=sec;WHEN"001"=>q<=sec10;WHENOTHERS=>q<="XXXX";ENDCASE;ENDPROCESS;ENDrt1;2.4總體功能描述對計數(shù)器的顯示模塊的四個子電路描述以后，我們就可以進行計數(shù)器的總體功能描述了。在計數(shù)器顯示模塊的VHDL描述中,我們引用元件的形式來調(diào)用上面描述過的四個子電路，秒表顯示模塊的VHDL描述如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdisplayISPORT(clk:INSTD_LOGIC;sec10:INSTD_LOGIC_VECTOR(3DOWNTO0);sec:INSTD_LOGIC_VECTOR(3DOWNTO0);sel:OUTSTD_LOGIC_VECTOR(2DOWNTO0);segment:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDdisplay;ARCHITECTURErt1OFdisplayISCOMPONENTcount8PORT(clk:INSTD_LOGIC;sel:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDCOMPONENT;COMPONENTtime_choosePORT(sel:INSTD_LOGIC_VECTOR(2DOWNTO0);sec10:INSTD_LOGIC_VECTOR(3DOWNTO0);sec:INSTD_LOGIC_VECTOR(3DOWNTO0);q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;COMPONENTseg7PORT(q:INSTD_LOGIC_VECTOR(3DOWNTO0);segment:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDCOMPONENT;SIGNALsel_tmp:STD_LOGIC_VECTOR(2DOWNTO0);SIGNALq:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALsegment_tmp:STD_LOGIC_VECTOR(6DOWNTO0);BEGINU0:count8PORTMAP(clk,sel_tmp);sel<=sel_tmp;U2:time_choosePORTMAP(sel_tmp,sec10,sec,q);U3:seg7PORTMAP(q,segment_tmp);segment<=segment_tmp;ENDrt1;編譯通過后，生成的符號如圖2-12所示，仿真波形圖如圖2-13所示。圖2-12顯示模塊圖12顯示模塊的仿真波形圖圖2-13顯示模塊的仿真波形圖3電路數(shù)字頻率計測頻系統(tǒng)頂層文件前一章是整個設計的3個核心模塊，當這3個模塊設計完成后，100赫茲的頻率計的設計就接近尾聲了。剩下的工作也就好做了，我們就像連接模擬電路中元件一樣，將這3個模塊對應的端口連接起來進行調(diào)試即可。整個設計我們都是用的VHDL硬件描述語言來完成的，所以到了最后也不例外，對于最后的級連同運用元件例化的格式來“組裝”整個設計。頂層文件設計程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYclockISPORT(clk:INSTD_LOGIC;enable:INSTD_LOGIC;sel:OUTSTD_LOGIC_VECTOR(2DOWNTO0);segment:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDclock;ARCHITECTURErt1OFclockISCOMPONENTclk_div1000PORT(clk:INSTD_LOGIC;clk_div:outSTD_LOGIC);endcomponent;componenttime_counterPORT(enable:INSTD_LOGIC;clk0:INSTD_LOGIC;sec10:OUTSTD_LOGIC_VECTOR(3DOWNTO0);sec:OUTSTD_LOGIC_VECTOR(3DOWNTO0));endcomponent;componentdisplayPORT(clk:INSTD_LOGIC;sec10:INSTD_LOGIC_VECTOR(3DOWNTO0);sec:INSTD_LOGIC_VECTOR(3DOWNTO0);sel:outSTD_LOGIC_VECTOR(2DOWNTO0);segment:OUTSTD_LOGIC_VECTOR(6DOWNTO0));endcomponent;signalsec10:STD_LOGIC_VECTOR(3DOWNTO0);signalsec:STD_LOGIC_VECTOR(3DOWNTO0);signalclk0:STD_LOGIC;beginu0:clk_div1000PORTMAP(clk,clk0);u1:time_counterPORTMAP(enable,clk0,sec10,sec);u2:displayPORTMAP(clk,sec10,sec,sel,segment);endrt1;編譯通過后，生成的符號如圖3-1所示，仿真波形圖如圖3-2所示。圖3-1頂層設計符號圖圖3-2頂層設計仿真波形圖4.結(jié)論4.1系統(tǒng)缺點首先本設計的頻率計的測量范圍不大，在1HZ—10HZ之間，面目前的高端頻率計最小可以測量到0.001HZ，最大可以到幾G，甚至可以達到更高。本設計的電路是比較傳統(tǒng)的電路，沒有采用先進的高端芯片，使測量的范圍和精度都受到很大的限制，對測量范圍以外的頻率有較低測量精度，甚至無法測量。而且輸入電壓也有一定的限制。4.2改進方法本設計的頻率在低頻段不夠精確，如采用等精度測量，經(jīng)浮點數(shù)的數(shù)學運算，可滿足精度與刷新時間的要求。在整形階段可以更好的波形整形電路，可以更好的提高輸入電壓的輸入范圍，而不需要其它匹配與保護電路，可以直接測量較高的電壓。分頻環(huán)節(jié)也可以用較先進的FPGA芯片，更好的提高分頻的范圍和分頻的質(zhì)量。致謝在論文完成之際，我由衷地感謝崔老師的指導和關心。這一年來，崔老師對我的學習和研究非常嚴格，并給予了悉心的指導，使我受益菲淺。對我的學習提出了很多寶貴的意見，使我的學習有了目標和方向，并得以不斷提高，而且這些課題的研究成果也成為了本論文的主要素材。同時，崔老師淵博的學識、嚴謹?shù)闹螌W態(tài)度也令我十分敬佩，是我以后學習和工作的榜樣。再次感謝參考文獻1辛春艷.《VHDL硬件描述語言》.國防工業(yè)出版社2歐陽星明.《數(shù)字邏輯》.華中科技大學出版社3齊洪喜，陸穎.《VHDL電路設計實用教材》.清華大學出版社4譚會生，瞿遂春.《EDA技術綜合應用實例與分析》.西安電子科技大學出版社5譚會生，張昌凡.《EDA技術應用》.西安電子科技大學出版社6馮濤，王程.《可編程邏輯器件開發(fā)技術--Maxplus2入門與提高》.人民郵電出版社7盧毅，賴杰.《VHDL與數(shù)字電路設計》.科學出版社附表元件清單HK—VI系統(tǒng)結(jié)構(gòu)圖信號名與芯片引腳對照表硬件資源EPM1K30引腳序號元件引腳電路使用說明LED數(shù)碼顯示A144該部分電路為固定電路。使用LED數(shù)碼顯示時請按照器件引腳分配后再下載到芯片中。B8C9D10E12F13G17DP74LS138S1101S2102S3117頻率源CLK155使用時將相應短跳針短路即可。CLK256CLK3119CLK424CLK5125開關1SW132該部分電路為可選用電路，使用時請把JP103的短路帽全部插上，然后再按照器件引腳分配表進行引腳分配。SW233SW336SW437SW538SW641SW743SW845管腳分配：clk（119）enable（32）sel0:（101）sel1（102）sel2（117）segment0（114）segment1（8）segment2（9）segment3（10）segment4（12）segment5（13）segment6（17）目錄TOC\o"1-2"\h\z第一章項目的意義和必要性 11.1項目名稱及承辦單位 11.2項目編制的依據(jù) 11.3肺寧系列產(chǎn)品的國內(nèi)外現(xiàn)狀 21.4產(chǎn)業(yè)關聯(lián)度分析 31.5項目的市場分析 4第二章項目前期的技術基礎 82.1成果來源及知識產(chǎn)權(quán)情況，已完成的研發(fā)工作 82.3產(chǎn)品臨床試驗的安全性和有效性 8第三章建設方案 233.1建設規(guī)模 233.2建設內(nèi)容 233.3產(chǎn)品工藝技術 233.5產(chǎn)品質(zhì)量標準 293.6土建工程 373.7主要技術經(jīng)濟指標 39第四章建設內(nèi)容、地點 414.1建設內(nèi)容及建設規(guī)模 414.2建設地點 414.3外部配套情況 44第五章環(huán)境保護、消防、節(jié)能 465.1環(huán)境保護 465.2消防 495.3節(jié)能 50第六章原材料供應及外部配套條件落實情況