ModelSimSE之簡明操作指南

ModelSimSE簡明操作指南第一章介紹VHDLVerilog模擬HDL設(shè)計工作而言，它是一個很有用的參考。ModelSim具備強大的模擬仿真功能，在設(shè)計、編譯、仿真、測試、ModelSim的窗口治理界面讓用戶使用起ModelSimshell有很多操作指令供你使用，UnixTcl/Tk的，其功能相當(dāng)強大，這需要在以后的實際應(yīng)用中漸漸體會。SynplifyMAX+PLUSII可以在編譯前選擇器件。而且ModelSim在時MAX+PLUSII可以自行設(shè)置輸入波形，仿真后自動產(chǎn)生輸出波形，而是需要在源文件中就確定輸入，如編寫測試臺程序來完成初始化、模塊輸入的工作，或者通過外部宏文件供給鼓勵。這樣才可以看到仿真模塊的時序波形圖。另外對于Synplify來說，也只具有編譯力量，但是比SynplifyMAX+PLUSII中使用。ModelSim還具有分析代碼的力量，可以看出不同的代碼段消耗資源的狀況，從而可以對代碼進(jìn)展改善，以提高其效率。其次章 的主要構(gòu)造ModelSim的主窗口〔Mainwindow〕包括菜單欄、工具欄、工作區(qū)和命令行操作區(qū)。設(shè)計，同時翻開其他窗口。TclModelSim很好的幫手。第三章 的簡要使用方法ModelSim的使用方法，更多的需要在實際應(yīng)用中嫻熟和把握。第一課CreateaProjectCreateProject對話框。ProjectDefaultLibraryName設(shè)置為work。ProjectAddFiletoProject。ReferencefromcurrentlocationOK。CompileAll。Librarywork。來導(dǎo)入設(shè)計。n\dte\\Project。其次課BasicVHDLSimulation預(yù)備仿真examplevhdModelSim或命令來完成。Createanewlibrary存了名為_info的特別文件。(Prompt:vlibworkvmapworkwork)Filesvcom命令是看不到的。從列表中選(Prompt:vcomcounter.vhd)SimulationResolution限制。這次仿真運行，下述是缺省的顯示：SimulatorResolution:default(thedefaultis1ns)Library:workDesignUnit:counter假設(shè)設(shè)計單元是一個實體，你可以點擊前面的加號，來掃瞄其關(guān)聯(lián)的構(gòu)造。(Prompt:vsimcounter)Load承受設(shè)置。ModelSimUser’sManual。(Prompt:view*)中的頂級top-level信號。Promptaddlist/counter/*)Wavewindow。Promptaddwave/counter/*運行仿真通過應(yīng)用始終輸入鼓勵來開頭仿真。點擊主窗口，在vsim提示符下敲如下面的命令：(forceclk150,0100–repeat100)(MENU:Signals\Edit\Clock)命令如下：forceclktothevalue1at50nsafterthecurrenttimethento0at100nsafterthecurrenttimerepeatthiscycleevery100nsRun〔Run功能在主窗口和波形窗口中定義，即這兩個窗口中有Run功能。首RunRunAll。.100ns后停頓。(PROMPT:run100(MENURun\Run100ns).Break。(PROMPTrun-all(MENURun\Run-All)Break按鈕來中斷仿真，一旦仿真到達(dá)一個可承受的停頓點，它就停頓運行。〔假設(shè)暫停發(fā)生時，仿真沒在評測一個過程，則沒有箭頭顯示在源文件窗口上。18行的函數(shù)內(nèi)部設(shè)置一個斷點。18行上點擊設(shè)置斷點，可以看到緊挨著行號有一個紅點，可以用鼠標(biāo)點擊切換斷點的使能與否，斷點制止后看到是一個小RemoveBreakPoint18來取消斷點。PROMPTbpcounter.vhd18ModelSim會碰上斷點，通過源文件中的一個箭頭或是在主窗口中的一條中斷信息來顯示出來。(PROMPT:run-continue)(MENU:Run\Continue)VariableswindowStep。(PROMPTrun-step(MENUStep)當(dāng)你完成了，敲入以下命令完畢仿真。quit-forceModelSim。第三課BasicverilogSimulationModelSimFile\ChangeDirectory命令來完成。verilogverilogverilog仿真器，Verilog仿真器，對于編譯它需要一個目標(biāo)設(shè)計庫。假設(shè)需要的話，ModelSimVHDLVerilog代碼到同一個庫中。Createanewlibrary存了名為_info的特別文件。(Prompt:vlibworkvmapworkwork)Verilog設(shè)計。counter的模塊，它執(zhí)行一個簡潔的八位加法計數(shù)器。。在仿真下，你可以看到這兩個文件，通過一個被測試臺例示了的模塊counter的一個簡潔的實例〔t的實例k設(shè)計庫。Compile按鈕來編譯兩個文件。(PROMPT:vlogcounter.vtcounter.v)Files對話框。Done。Design按鈕開頭仿真。(PROMPT:vsimtest_counter)LoadDesign對話框允許你從指定的庫中選取一個設(shè)計單元仿真。你也可以Resolution1ns。Load承受這些設(shè)置。Signals、ListandWavewindow:viewsignalslistwave(MENU:View\<windowname\)()inRegion。Promptaddlist/test_counter/*Edit\SelectAllWavewindow的路徑名或是數(shù)值窗格的任一個中。L條目也能夠從一個窗口拷貝到另一個窗口〔edtw內(nèi)部t\yt\et\Delete。Promptviewsource“+”〔expand〕或“-”〔contract〕來觀察。SourcewindowStructurewindow所選的層次StructurePanetest_counter模塊顯示在Sourcewindow。運行仿真(PROMPTrun(MENURun\Run100ns)Run。run@3000All。(PROMPT:run-all)(MENU:Run\Run-All)中斷運行。調(diào)試仿真SignalProperties(list)對話框翻開了。Listwindow的輸出也發(fā)生轉(zhuǎn)變，成為十進(jìn)制數(shù)，而不是缺省的二進(jìn)制了。功能增量的調(diào)用〕設(shè)置斷點。(PROMPTrestart(MENUFile\Restart)Restart。stopRestart的話，將會停在這一句上。n〔主窗口ew。(PROMPTrun-all(MENURun\Run-All)SignalswindowSourcewindow命令。examinecount命令的結(jié)果是，值會輸出在主窗口。StepVerilog源函數(shù)。完畢仿真的命令為：quitforce。第四課MixedVHDL/verilogsimulation預(yù)備仿真和*.vWelcome對話框消滅，。SelectDesign\CreateaNewLibrary〔PROMPT:vlibwork〕TypeLibraryName:workSelectOK!編譯文件(PROMPT:vlogcache.vmemory.vproc.v)(PROMPT:vcomutil.vhdset.vhdtop.vhd)Verilog文件。cache.vmemeory.vproc.vVHDL的編譯次序是特定的。在這個例子中，top.vhd文件必需最終編譯。依據(jù)下面的挨次編譯文件：util.vhdset.vhdtop.vhd運行仿真topLoad。(PROMPTvsimtop)View\All，(PROMPT:view*)addlist*addwave*(SignalsMENU:View\List\SignalsinRegion)(SignalsMENU:View\Wave\SignalsinRegion)VHDL級的用一個方框前綴指示，Verilog級的用一個圓形前綴指示。cache_set的聲明。Edit\Find。VHDL實體。VHDL代碼。Quit-force第五課DebuggingaVHDLsimulation預(yù)備仿真vliblibrary_2。在命令行的方式下敲入以下命令將源文件編譯到庫中vcom–worklibrary_2gates.vhdadder.vhdtestadder.vhdmodelsim.inivmap命令生成一個規(guī)律庫名字來完成。vmapworklibrary_2文件。Design對話框。Load承受設(shè)置。(PROMPT:vsim–tnswork.test_adder_structural)*)(MENU:View\All)AllListwindow中。(MENU:View\List\SignalsinRegion)(PROMPT:addlist*)中。鍵入命令：addwave*(MENU:View\Wave\SignalsinRegion)(DRAG&DROP)1000ns。(MENU:Option\Simulation\Defaults)運行調(diào)試仿真主窗口中的一條消息將通報你有一個推斷錯誤。執(zhí)行下面步驟查找錯誤。。toErrorOKHDL推斷語句上。Restart。window中的箭頭指向推斷語句。(MENU:Run\Run1000ns)(PROMPT:run)i=6。這表示仿真停留在測試模式環(huán)路的第六次重復(fù)中。的變量。的第六次紀(jì)錄。window中的sumVariableswindowsum字段。輸入a,bcinsum。但是在測試向量內(nèi)有一個錯誤。為了改正這個錯誤，你需要重仿真且修改測試向量的初始值。–f命令不消滅確認(rèn)對話框就重仿真。。swss〔。點擊變量名字，高亮顯示mEdit\Chang。value中數(shù)值的最終四位〔e〔〕Run。(MENU:Run\Run1us)(PROMPT:run)觸發(fā)Listwindow100ns就列出這些值。Props。頁面完成這些步驟。以制止在信號上觸發(fā)strobe10070OK承受設(shè)置SignalProperties(list)對話框。–force。第六課Runningabatch-modesimulationDOSUNIX提示符下。到該名目下。生成一個的設(shè)計庫：vlibwork映射庫：vmapworkwork..\example\stim.do文件到當(dāng)前工作名目中。生成批處理文件，內(nèi)容為：addlist–decimal*dostim.dowritelistcounter.lst執(zhí)行下面的命令，運行批處理模式仿真：vsim–doyourfile–wlfsaved.wlfcountervsim仿真器saved.wlf的日志文件中保存仿真結(jié)果counter.lstcounter。vsimviewsaved.wlfviewsignalslistwaveaddwave*addlist*試驗保存的仿真結(jié)果。完成了完畢仿真：quit–fModelSimUser’sManual。第七課ExecutingCommandsatstartup本課與第六課所介紹的工作于一樣的名目，也是以命令行方式操作。..\examples\startup.do到當(dāng)前工作名目。notepadini文件，取消下屬語句的注釋，它位于文件的[vsim]局部：(修改后保存)Startup=dostartup.do$entity來為不同的設(shè)計在啟動時作不同的事情。鍵入以下指令指定將被仿真的頂級設(shè)計單元，開頭仿真：vsimcounter留意到?jīng)]有顯示對話框仿真器就導(dǎo)入了設(shè)計單元。對于一再地仿真同一個設(shè)計單元，這樣做是很便捷的。還可以留意到全部的窗口都翻開了，這是由于命令view*包括在啟動宏里面。–f命令。modelsim.iniStartup這一行。第八課FindingnamesandvaluesFindingitemsbynameintreewindowsHDL條目。Edit\FindSearchingforitemvaluesintheListandWavewindowsHDL條目的值。Edit\Search定位值，搜尋基于以下的選項：?SearchType:AnyTransition搜尋選取信號的任何變化Edge搜尋選取信號的上升沿Edge搜尋選取信號的下降沿?SearchType:SearchforSignalValueVHDLorVerilog的數(shù)值格式〕?SearchType:SearchforExpressionExpression域中的表達(dá)式ListwindowsTcl宏。假設(shè)沒有指定表達(dá)式，搜尋將返回一個錯ModelSimCommandReference以獵取更多關(guān)于表達(dá)式語法的信息。?SearchOptions:MatchCount你能夠搜尋關(guān)于值的第n個變化或者是第n個匹配。MatchCount指示了搜尋到的變化或匹配的數(shù)量。?SearchOptions:IgnoreGlitches網(wǎng)表中的零寬度的脈沖干擾。第四章 使用中的留意事項WelcomeModelSim就會消滅該對話框。在工作區(qū)底部的狀態(tài)欄里會顯示一些有用的信息。操作哪個名目中的文件肯定要定位到該名目，或者是設(shè)置為當(dāng)前工作名目。work子名目，由于里面沒有_infovlib命令。斷點只能設(shè)置在可執(zhí)行的行上，這些行以綠色行號指示ModelSim推遲了這樣的檢測，直到設(shè)計被導(dǎo)入。所以在這里，假設(shè)你選擇在VHDL/Verilog設(shè)計中，VerilogVHDL文件值前編譯。clk，相當(dāng)于給仿真初始化。路徑選擇仿真工具,在主窗口中選擇【file】→【changedirectory】命令,將工作名目轉(zhuǎn)變到你想存放仿真庫的名目,點擊【ok】.創(chuàng)立仿真庫在生窗口中選擇【file】→【new】→【library】命令,在彈出的【c