2021年度?？茢?shù)字邏輯復(fù)習(xí)題庫(kù)及答案

專科《數(shù)字邏輯》復(fù)習(xí)題庫(kù)及答案

?、選取題

I.和二進(jìn)制數(shù)（.001）等值十六進(jìn)制數(shù)學(xué)是（）。

A.337.2B.637.2C.1467.1D.c37.4

2.是8421BCD碼是()A.1010B.0101C.1100D.1111

3.和二進(jìn)制碼1100相應(yīng)格雷碼是（)A.0011B.1100C.1010D.0101

4.和邏輯式X+A8C相等式子是（)A.ABCB.1+BCC.AD.~A+BC

5.若干個(gè)具備三態(tài)輸出電路輸出端接到一點(diǎn)工作時(shí)，必要保證（）

A.任何時(shí)候最多只能有一種電路處在三態(tài)，別的應(yīng)處在工作態(tài)。

B.任何時(shí)候最多只能有一種電路處在工作態(tài)，別的應(yīng)處在三態(tài)。

C.任何時(shí)候至少要有兩個(gè)或三個(gè)以上電路處在工作態(tài)。

D.以上說法都不對(duì)的。

6.A+B+C+A+AB=()A.AB.AC.1D.A+B+C

7.下列等式不成立是()

A.A+A8=A+8B.(A+B)(A+C)=A+BC

C.AB+AC+BC=AB+BCD.A8+A8+A8+A8=1

8.F(AB,C)=^ljF=()

A.ABCB.A+B+CC.A+B+CD.ABC

9.欲對(duì)全班53個(gè)同窗以二進(jìn)制代碼編碼表達(dá)，至少需要二進(jìn)制位數(shù)是（）

A.5B.6C.10D.53

10.一塊數(shù)據(jù)選取器有三個(gè)地址輸入端，則它數(shù)據(jù)輸入端應(yīng)有（）?

A.3B.6C.8D.1

11.或非門構(gòu)成基本RS觸發(fā)器，輸入端SR約束條件是（）

A.SR=0B.SR=1C.M+A=lD.M+A=O

12.在同步方式下，JK觸發(fā)器現(xiàn)態(tài)Qn=0,要使Q/i=l,則應(yīng)使（）。

A.J=K=0B.J=0,K=1C.J=l,K=XD.J=0,K=X

13.一種T觸發(fā)器，在T=1時(shí)，來一種時(shí)鐘脈沖后，則觸發(fā)器（）。

A.保持原態(tài)B.置0C.置1D.翻轉(zhuǎn)

14.在CP作用下，欲使D觸發(fā)器具備小"=0'功能，其D端應(yīng)接（）

A.1B.0C.Q"D.Q"

15.一片四位二進(jìn)制譯碼器，它輸出函數(shù)有（）

A.1個(gè)B.8個(gè)C.10個(gè)D.16個(gè)

16.比較兩個(gè)兩位二進(jìn)制數(shù)人=人人和8=8艮，當(dāng)A>B時(shí)輸出F=l,則F表達(dá)式是（）。

7

A.F=A{B,B.Z=A14+8]+Bo

77

C.T=A[B]+A十AB°D,T=48]+&+Bo

17.相似計(jì)數(shù)模異步計(jì)數(shù)器和同步計(jì)數(shù)器相比，普通狀況下（）

A.驅(qū)動(dòng)方程簡(jiǎn)樸B.使用觸發(fā)器個(gè)數(shù)少

C.工作速度快D.以上說法都不對(duì)

18.測(cè)得某邏輯門輸入A、B和輸出F波形如下圖，則F（A,B）表達(dá)式是（）

A.F=ABB.F=A+BC.E=A十6D.F=AB

19.Moore和Mealy型時(shí)序電路本質(zhì)區(qū)別是（）

A.沒有輸入變量B.當(dāng)時(shí)輸出只和當(dāng)時(shí)電路狀態(tài)關(guān)于，和當(dāng)時(shí)輸入無關(guān)

C.沒有輸出變量D.當(dāng)時(shí)輸出只和當(dāng)時(shí)輸入關(guān)于，和當(dāng)時(shí)電路狀態(tài)無關(guān)

20.n級(jí)觸發(fā)器構(gòu)成環(huán)形計(jì)數(shù)器，其有效循環(huán)狀態(tài)數(shù)為（）

A./、B.2n個(gè)C.2"-l個(gè)D.2"個(gè)

21.ROM電路由地址譯碼器和存儲(chǔ)體構(gòu)成，若譯碼器有十個(gè)地址輸入線，則最多可有（）個(gè)字。

A.10B.102C.2WD.10'

22.74LS160十進(jìn)制計(jì)數(shù)器它具有觸發(fā)器個(gè)數(shù)是（）

A.1個(gè)B.2個(gè)C.4個(gè)D.6個(gè)

23.組合型PLA是由（）構(gòu)成

A.與門陣列和或門陣列B.一種計(jì)數(shù)器C.一種或陣列D.一種寄存器

24.TTL與非門多余腳懸空等效于（）。

A.1B.0C.VccD.Vee

25.設(shè)計(jì)一種8421碼加1計(jì)數(shù)器，至少需要（）觸發(fā)器

A.3個(gè)B.4個(gè)C.6個(gè)D.10個(gè)

26.如下哪一條不是消除競(jìng)爭(zhēng)冒險(xiǎn)辦法（）

A.接入濾波電路B.運(yùn)用觸發(fā)器C.加入選通脈沖D.修改邏輯設(shè)計(jì)

27.主從觸發(fā)器觸發(fā)方式是（）

A.CP=1B.CP上升沿C.CP下降沿D.分兩次解決

28.下列說法中，（）不是邏輯函數(shù)表達(dá)辦法。

A.真值表和邏輯表達(dá)式

B.卡諾圖和邏輯圖

C.波形圖和狀態(tài)圖

29.已知某觸發(fā)器特性所示（觸發(fā)器輸入用A、B……表達(dá)）。請(qǐng)選取與具備相似功能邏輯表達(dá)式是（）。

A.Qn+'=AQ"+BQ'

B.Q"+'=AQ"+BQ"

C.Q"+]=AQ"+BQ"

ABQnH說明

00Qn保持

010置0

101置1

11Q"翻轉(zhuǎn)

30.用ROM實(shí)現(xiàn)四位二進(jìn)制碼到四位循環(huán)碼轉(zhuǎn)換，規(guī)定存儲(chǔ)器容量為（）。

A.8B.16C.32D.64

31.下列信號(hào)中，（）是數(shù)字信號(hào)。

A.交流電壓B.開關(guān)狀態(tài)C.交通燈狀態(tài)D.無線電載波

32.余3碼10001000相應(yīng)2421碼為（）

A.01010101B.10000101C.10111011D.11101011

33.若邏輯函數(shù)MA及c）=Z"l,2,3,6）,G（AB,c）=^m（o,2,3,4,5,7），則F和G相與成果為（）

A.m2+B.1C.ABD.0

34.為實(shí)現(xiàn)D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，圖所示虛線框內(nèi)應(yīng)是（）

A.或非門B.與非門C.異或門D.同或門

35.完全擬定原始狀態(tài)表中五個(gè)狀態(tài)A、B、C、D、E,若有等效對(duì)A和B,B和D,C和E,則最簡(jiǎn)狀態(tài)表中只

含（）個(gè)狀態(tài)

下列觸發(fā)器中，沒法約束條件是（

A.時(shí)鐘R—S觸發(fā)器B.基本R-S觸發(fā)器

C.主從/一K觸發(fā)器D.邊沿D觸發(fā)器

37.組合邏輯電路輸出與輸入關(guān)系可用（）描述

A.真值表B.狀態(tài)表C.狀態(tài)圖D.邏輯表達(dá)式

38.實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相乘組合電路，其輸入輸出端個(gè)數(shù)應(yīng)為（）

A.4入4出B.8入8出C.8入4出D.8入5出

39.組合邏輯電路中險(xiǎn)象是由于（）引起

A.電路未達(dá)到最簡(jiǎn)B.電路有各種輸出

C.電路中時(shí)延D.邏輯門類型不同

40.設(shè)計(jì)一種五位二進(jìn)制碼奇偶位發(fā)生器，需要（）個(gè)異或門

A.2B.3C.4D.5

41.下列觸發(fā)器中，（）不可作為同步時(shí)序邏輯電路存儲(chǔ)元件。

A.基本R-S觸發(fā)器B.D觸發(fā)器

C.J-K觸發(fā)器D.T觸發(fā)器

42.構(gòu)造一種模10同步計(jì)數(shù)器，需要（）觸發(fā)器

A.3個(gè)B.4個(gè)C.5個(gè)D.10個(gè)

43.實(shí)現(xiàn)同一功能Mealy型同步時(shí)序電路比Moore型同步時(shí)序電路所需要（）

A.狀態(tài)數(shù)目更多B.狀態(tài)數(shù)目更少C.觸發(fā)器更多D.觸發(fā)器一定更少

44.同步時(shí)序電路設(shè)計(jì)中，狀態(tài)編碼采用相鄰編碼法目是（）

A.減少電路中觸發(fā)器B.提高電路速度

C.提高電路可靠性D.減少電路中邏輯門

45.脈沖異步時(shí)序邏輯電路輸入信號(hào)可以是（）

A.模仿信號(hào)B.電平信號(hào)

C.脈沖信號(hào)D.時(shí)鐘脈沖信號(hào)

46.電平異步時(shí)序邏輯電路不容許兩個(gè)或兩個(gè)以上輸入信號(hào)（）

A.同步為0B.同步為1

C.同步變化D.同步浮現(xiàn)

47.脈沖異步時(shí)序邏輯電路中存儲(chǔ)元件可以采用（）

A.時(shí)鐘控制RS觸發(fā)器B.D觸發(fā)器

C.基本RS觸發(fā)器D.JK觸發(fā)器

48.八路數(shù)據(jù)選取器應(yīng)有（）個(gè)選取控制器

A.2B.3C.6D.8

49.移位寄存器T1194工作在并行數(shù)據(jù)輸入方式時(shí)，MAMB取值為（）

A.00B.01C.10D.U

50.半導(dǎo)體存儲(chǔ)器（）內(nèi)容在掉電后會(huì)丟失

A.MROMB.RAMC.EPROMD.E2PROM

51.EPROM是指（）

A.隨機(jī)讀寫存儲(chǔ)器B.只讀存儲(chǔ)器

C.可擦可編程只讀存儲(chǔ)器D.電可擦可編程只讀存儲(chǔ)器

52.用PLA進(jìn)行邏輯設(shè)計(jì)時(shí),應(yīng)將邏輯函數(shù)表達(dá)式變換成（）

A.異或表達(dá)式B.與非表達(dá)式

C.最簡(jiǎn)“與一或”表達(dá)式D.原則“或一與”表達(dá)式

53.補(bǔ)碼1.1000真值為（）

A.+1.I000B.-1.1000C.-0.I000D.-0.000I

54.下列哪個(gè)函數(shù)與邏輯函數(shù)F=A0B不等（）

A.F^AB+ABB.F^^B+AB

C.尸=芯8D.F=A十3十1

55.PROM、PLA、和PAL三種可編程器件中，（）是不能編程

A.PROM或門陣列B.PAL與門陣列

C.PLA與門陣列和或門陣列D.PROM與門陣列

56.下列中規(guī)模通用集成電路中，（）屬于組合邏輯電路

A.4位計(jì)數(shù)器T4193B.4位并行加法器T693

C.4位寄存器T1194D.4位數(shù)據(jù)選取器T58O

57.數(shù)字系統(tǒng)中，采用（）可以將減法運(yùn)算轉(zhuǎn)化為加法運(yùn)算

A.原碼B.補(bǔ)碼C.Gray碼D.反碼

58.十進(jìn)制數(shù)555余3碼為（）

A.B.

C.D.

59.下列邏輯門中，（）不屬于通用邏輯門

A.與非門B.或非門C.或門D.與或非門

60.n個(gè)變量構(gòu)成最小項(xiàng)g和最大項(xiàng)Mi之間，滿足關(guān)系（）

A.m（.=MtB.mt-

C.ntj+Mi=1D.mi-M:=1

參照答案如下：1-5ABCDB6-10CCCBC11-15ACDDD16-20CACBA21-25CCAAB26-30BDCCD31-35

（BC）C（AC）DA36-40（CD）（AD）BCC41-45ABBD（CD）46-50C（ABCD）BDB51-55CCCAD56-60（BD）

（BD）CC（BC）

二、填空題

1.（496）8421碼為。

2.補(bǔ)碼只有（一）種零表達(dá)形式。

3.邏輯變量反映邏輯狀態(tài)變化，邏輯變量?jī)H能取值（“0”或“1”）。

4.如果A,B中只要有一種為1,則F為1；僅當(dāng)A,B均為0時(shí)，F(xiàn)才為0。該邏輯關(guān)系可用式子（F=A+B）

表達(dá)。

5.在非邏輯中，若A為0,則F為1；反之，（若A為1,則F為0）。

6.基本邏輯關(guān)系有（與、或、非）三種。

7.邏輯表達(dá)式是由（邏輯變量和“或”、“與”、“非”3種運(yùn)算符）所構(gòu)成式子。

8.邏輯函數(shù)表達(dá)式有（“積之和”表達(dá)式與“和之積”表達(dá)式）兩種基本形式。

9.如果一種函數(shù)完全由最小項(xiàng)所構(gòu)成，那么這種函數(shù)表達(dá)式稱為（原則“積之和”）表達(dá)式。

10.3個(gè)變量最多可以構(gòu)成（8）個(gè)最小項(xiàng)。

11.n個(gè)變量所有最大項(xiàng)（“積”）恒等于0。

12.在同一邏輯問題中，下標(biāo)相似最小項(xiàng)和最大項(xiàng)之間存在（互補(bǔ)）關(guān)系。

13.求一種函數(shù)表達(dá)式原則形式有兩種辦法，（一種是代數(shù)轉(zhuǎn)換法，另一種是真值表轉(zhuǎn)換法）。

14.最簡(jiǎn)邏輯電路原則是:（門數(shù)至少；門輸入端數(shù)至少；門級(jí)數(shù)至少）。

15.邏輯函數(shù)化簡(jiǎn)三種辦法，即（代數(shù)化簡(jiǎn)法、卡諾圖化簡(jiǎn)法和列表化簡(jiǎn)法）。

16.（N）個(gè)變量卡諾圖是一種由2n次方個(gè)方格構(gòu)成圖形。

17.一種邏輯函數(shù)可由圖形中若干方格構(gòu)成區(qū)域來表達(dá)，并且這些方格與包括在函數(shù)中各個(gè)（最小項(xiàng)）相相應(yīng)。

18.一只四輸入端或非門，使其輸出為1輸入變量取值組合有（1）種.

19.邏輯函數(shù)化簡(jiǎn)目是（簡(jiǎn)化電路構(gòu)造，使系統(tǒng)成本下降。）。

20.常用化簡(jiǎn)辦法有（代數(shù)法、卡諾圖法和列表法）三種.

21.F=A+BC最小項(xiàng)為（m3,m4,m5,m6,m7）。

22.代數(shù)化簡(jiǎn)法是運(yùn)用（邏輯代數(shù)公理和基本定理）對(duì)邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)。

23.所謂邏輯上相鄰最小項(xiàng)是指這樣兩個(gè)乘積項(xiàng)，如果它們都包括（有n個(gè)變量，且這n個(gè)變量中僅有一種變量是不

同）,則稱這兩個(gè)乘積項(xiàng)是相鄰。

24.化簡(jiǎn)多輸出函數(shù)核心是（通過重復(fù)試探和比較充分運(yùn)用各個(gè)輸出函數(shù)間公共項(xiàng)）。

25.（代數(shù)化簡(jiǎn)法）和卡諾圖化簡(jiǎn)法都可用來化簡(jiǎn)多輸出函數(shù)。

26.對(duì)于兩輸入或非門而言，只有當(dāng)為（A、B同步為0時(shí)）時(shí)輸出為1。

27.組合邏輯電路在任意時(shí)刻穩(wěn)定輸出信號(hào)取決于（此時(shí)輸入）?

28.全加器是一種實(shí)現(xiàn)（計(jì)算一位二進(jìn)制數(shù)和電路）功能邏輯電路。

29.半加器是指兩個(gè)（同位二進(jìn)制數(shù)）相加。

30.組合邏輯電路由（門）電路構(gòu)成。

31.組合邏輯電路設(shè)計(jì)過程與（分析）過程相反。

32.依照電路輸出端是一種還是各種，普通將組合邏輯電路分為（單輸出和多輸出）兩類。

33.設(shè)計(jì)多輸出組合邏輯電路，只有充分考慮（各函數(shù)共享），才干使電路達(dá)到最簡(jiǎn)。

34.組合邏輯電路中輸出與輸入之間關(guān)系可以由（真值表、卡諾圖、邏輯表達(dá)式等）來描述。

35.咱們普通將競(jìng)爭(zhēng)分為：（臨界競(jìng)爭(zhēng)和非臨界競(jìng)爭(zhēng)）兩種。

36.函數(shù)有（與或式或與式）兩種原則表達(dá)式。

37.使F（A,B,C）=A+B+C為1輸入組合有（7）個(gè)。

38.時(shí)序邏輯電路按其工作方式不同，又分為（同步時(shí)序邏輯電路）和（異步時(shí)序邏輯電路）?

39.同步時(shí)序電路一種重要構(gòu)成某些是存儲(chǔ)元件，它普通采用（觸發(fā)器）構(gòu)成。

40.當(dāng)R=l,S=1時(shí)，基本RS觸發(fā)器次態(tài)輸出為（保持）。

41.JK觸發(fā)器次態(tài)重要與（J,K,CP）因素關(guān)于。

42.D觸發(fā)器次態(tài)重要與（D,CP）因素關(guān)于。

43.僅具備清0和置1功能觸發(fā)器是（D觸發(fā)器

44.僅具備“保持“和“翻轉(zhuǎn)”功能觸發(fā)器是（T觸發(fā)器）。

45.延遲元件可以是（專用延遲元件）,也可以運(yùn)用（帶反饋組合電路自身內(nèi)部延遲性能）。

46.普通來說，時(shí)序邏輯電路中所需觸發(fā)器n與電路狀態(tài)數(shù)N應(yīng)滿足如下關(guān)系式：（2n>=N）。

47.由于數(shù)字電路各種功能是通過（邏輯運(yùn)算和邏輯判斷）來實(shí)現(xiàn)，因此數(shù)字電路又稱為數(shù)字邏輯電路或者

邏輯電路。

48.二進(jìn)制數(shù)1101.1011轉(zhuǎn)換為八進(jìn)制為（15.54）?

49.十六進(jìn)制數(shù)F6.A轉(zhuǎn)換成八進(jìn)制數(shù)為（64）。

50.常用機(jī)器數(shù)有：（原碼、反碼和補(bǔ)碼）。

三、判斷題

1.“0”補(bǔ)碼只有一種形式。對(duì)的

2.奇偶校驗(yàn)碼不但能發(fā)現(xiàn)錯(cuò)誤，并且能糾正錯(cuò)誤。錯(cuò)誤

3.二進(jìn)制數(shù)0.0011反碼為0.1100。錯(cuò)誤

4.邏輯代數(shù)中，若A?B=A+B,則有A=B。對(duì)的

5.依照反演規(guī)則，邏輯函數(shù)尸+反函數(shù)R=A+及C+萬M+C錯(cuò)誤

6.用卡諾圖可判斷出邏輯函數(shù)F（A,B,C,D）=BD+AD+CD+ACD與邏輯函數(shù)

G（A,B,C,D）=BD+CD+ACD+ABD互為反函數(shù)。對(duì)的

7.若函數(shù)F和函數(shù)G卡諾圖相似，則函數(shù)U和函數(shù)G相等。錯(cuò)誤

8.門電路帶同類門數(shù)量多少稱為門扇出數(shù)。對(duì)的

9.三態(tài)門有三種輸出狀態(tài)（即輸出高電平、輸出低電平和高阻狀態(tài)），分別代表三種不同邏輯值。錯(cuò)誤

10.觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)：。=1稱為“1”狀態(tài)，2=0稱為“0”狀態(tài)。錯(cuò)誤

11.同一邏輯電路用正邏輯描述出邏輯功能和用負(fù)邏輯描述出邏輯功能應(yīng)當(dāng)一致。錯(cuò)誤

12.對(duì)時(shí)鐘控制觸發(fā)器而言，時(shí)鐘脈沖擬定觸發(fā)器狀態(tài)何時(shí)轉(zhuǎn)換，輸入信號(hào)擬定觸發(fā)器狀態(tài)如何轉(zhuǎn)換。對(duì)的

13.采用主從式構(gòu)造，或者增長(zhǎng)維持阻塞功能，都可解決觸發(fā)器“空翻”現(xiàn)象。對(duì)的

14.設(shè)計(jì)包括無關(guān)條件組合邏輯電路時(shí)，運(yùn)用無關(guān)最小項(xiàng)隨意性有助于輸出函數(shù)化簡(jiǎn)。對(duì)的

15.對(duì)于多輸出組合邏輯電路，僅將各單個(gè)輸出函數(shù)化為最簡(jiǎn)表達(dá)式，不一定能使整體達(dá)到最簡(jiǎn)。對(duì)的

16.組合邏輯電路中競(jìng)爭(zhēng)是由邏輯設(shè)計(jì)錯(cuò)誤引起。錯(cuò)誤

17.在組合邏輯電路中，由競(jìng)爭(zhēng)產(chǎn)生險(xiǎn)象是一種瞬間錯(cuò)誤現(xiàn)象。對(duì)的

18.同步時(shí)序邏輯電路中存儲(chǔ)元件可以是任意類型觸發(fā)器。錯(cuò)誤

19.等效狀態(tài)和相容狀態(tài)均具備傳遞性。錯(cuò)誤

20.最大等效類是指含狀態(tài)數(shù)目最多等效類。錯(cuò)誤

21.一種不完全擬定原始狀態(tài)表各最大相容類之間也許存在相似狀態(tài)。對(duì)的

22.同步時(shí)序邏輯電路設(shè)計(jì)中，狀態(tài)編碼采用相鄰編碼法是為了消除電路中競(jìng)爭(zhēng)。錯(cuò)誤

23.同步時(shí)序邏輯電路中無效狀態(tài)是由于狀態(tài)表沒有達(dá)到最簡(jiǎn)導(dǎo)致。錯(cuò)誤

24.如果一種時(shí)序邏輯電路中存儲(chǔ)元件受統(tǒng)一時(shí)鐘信號(hào)控制，則屬于同步時(shí)序邏輯電路。對(duì)的

25.電平異步時(shí)序邏輯電路不容許兩個(gè)或兩個(gè)以上輸入同步為1。錯(cuò)誤

26.電平異步時(shí)序邏輯電路中各反饋回路之間競(jìng)爭(zhēng)是由于狀態(tài)編碼引起。錯(cuò)誤

27.并行加法器采用超邁進(jìn)位目是簡(jiǎn)化電路構(gòu)造。錯(cuò)誤

28.進(jìn)行邏輯設(shè)計(jì)時(shí)，采用PLD器件比采用通用邏輯器件更加靈活以便。對(duì)的

29.采用串行加法器比采用并行加法器運(yùn)算速度快。錯(cuò)誤

四、簡(jiǎn)答題

1.與普通代數(shù)相比邏輯代數(shù)有何特點(diǎn)？

2.什么是邏輯圖？試述由邏輯函數(shù)畫出邏輯圖辦法？

3.邏輯函數(shù)式、真值表和邏輯圖三者之間有什么關(guān)系？

4.代數(shù)法化簡(jiǎn)重要有哪些環(huán)節(jié)？

5.卡諾圖在構(gòu)造上有何特點(diǎn)？

6.已知函數(shù)邏輯表達(dá)式如何得到它卡諾圖？

7.組合邏輯在構(gòu)造上有何特點(diǎn)？

8.在數(shù)字電路中為什么要采用二進(jìn)制？它有何特點(diǎn)？

9.機(jī)器數(shù)與真值有何區(qū)別?

10.在進(jìn)行邏輯設(shè)計(jì)和分析時(shí)咱們?nèi)绾慰创裏o關(guān)項(xiàng)？

11.什么叫最小項(xiàng)和最大項(xiàng)?為什么把邏輯函數(shù)“最小項(xiàng)之和”表達(dá)式及“最大項(xiàng)之積”表達(dá)式稱為邏輯函數(shù)表達(dá)式

原則形式？

12.用代數(shù)化簡(jiǎn)法化簡(jiǎn)邏輯函數(shù)與用卡諾圖化簡(jiǎn)邏輯函數(shù)各有何優(yōu)缺陷？

13.用”或非”門實(shí)現(xiàn)邏輯函數(shù)環(huán)節(jié)重要有哪些？

14.為什么要進(jìn)行組合邏輯電路分析？

15.與組合電路相比，時(shí)序電路有何特點(diǎn)？

16.什么叫最大相容類？

17.簡(jiǎn)述觸發(fā)器基本性質(zhì)。

18.為什么同步時(shí)序電路沒有分為脈沖型同步時(shí)序電路和電平型同步時(shí)序電路？

19.異步時(shí)序邏輯電路與同步時(shí)序邏輯電路有哪些重要區(qū)別？

20.設(shè)［X卜卜=Xo.XlX2X3寫出下列提問條件：

(1)若使X>l/8,問x。，Xi,X2,X3應(yīng)滿足什么條件?

(2)若使l/8<X〈l/2,問x。，X,.X2,X3應(yīng)滿足什么條件？

(3)若使XV-1/2,問xo,X”X2,xa應(yīng)滿足什么條件？

五、計(jì)算題

1.將下列邏輯函數(shù)化簡(jiǎn)成最簡(jiǎn)與或表達(dá)式。

(1)F=(A+B)(A+B)(B+C)(B+C+￡>)

(2)F=B+BC+CA+AB+BC+CA

2.用一片3入8出譯碼器和必要邏輯門實(shí)現(xiàn)下列邏輯函數(shù)：

=AC+ABCF2^AB+ABCF3^AC+AB

3.試用T4193四位二進(jìn)制同步可逆計(jì)算器構(gòu)造如下圖所示模14加法計(jì)數(shù)器。

0010―0011^0100—0101^0110—0111—1000

tI

1111—1110—1101—1100—1011—1010—1001

4.分析圖中時(shí)序邏輯電路，規(guī)定：

(1)指出該電路是同步還是異步時(shí)序邏輯電路？屬于Mealy模型還是Moore模型？

(2)作出狀態(tài)表

（3）闡明電路邏輯功能

Z

5.輸入變量中無反變量時(shí)，用與非門實(shí)現(xiàn)下列邏輯函數(shù)

F(A,B,C,D)=gm(2,3,5,6)

6.分析下圖給定組合邏輯電路，寫出輸出Pl,P2,P3,P4邏輯表達(dá)式，并寫出輸出F邏輯表達(dá)式。

7.由與非門構(gòu)成某議案表決電路如下圖所示，其中A、B、C、D表達(dá)四個(gè)人，批準(zhǔn)時(shí)用I表達(dá)，Z為1時(shí)表達(dá)議

案通過。（1）分析電路，列出真值表，闡明議案通過狀況共有幾種；（2）分析A、B、C、D中誰權(quán)力最大。

8.已知基本RS觸發(fā)器邏輯圖如下，試填其功能表。

沁

RS

9.用卡諾圖化簡(jiǎn)下面函數(shù)求出它最簡(jiǎn)與或表達(dá)式。

F(A,B,C,。)=X(028,9,10,11,12,14)+工(5,7,13,15)

10.下圖中設(shè)初態(tài)QCQCQSQA=000°，試分析該電路。

_pDl

—r-|PQAQBQCQD

TTTL74161Oc-

—CP_

CrLDABCD

~~IIlli

TXXXX

11.設(shè)計(jì)一種組合電路，用來判斷輸入四位8421BCD碼A,B,C,D當(dāng)其值不不大于或等于5時(shí)，輸出為1,反之輸

出為0。

12.用代數(shù)法證明等式AB十氐7=AB+配

13.試用T觸發(fā)器和門電路構(gòu)成時(shí)鐘控制R-S觸發(fā)器。

14.設(shè)計(jì)一種組合邏輯電路，該電路輸入端接受兩個(gè)兩位無符號(hào)二進(jìn)制數(shù)A(A=A&)和8(與80),當(dāng)A=B時(shí)，

輸出F為1,否則F為。。試用適當(dāng)邏輯門構(gòu)造出最簡(jiǎn)電路。

《數(shù)字邏輯》復(fù)習(xí)題庫(kù)參照答案

四、簡(jiǎn)答題

1.邏輯代數(shù)與普通代數(shù)相似子處在于它們都是用字母表達(dá)變量，用代數(shù)式描述客觀事物間關(guān)系，但不同之處是邏

輯代數(shù)是描述客觀事物間邏輯關(guān)系，邏輯函數(shù)表達(dá)式中邏輯變量取值和邏輯函數(shù)值都只有兩個(gè)值，即0、1。

這兩個(gè)值不具備數(shù)量大小意義，僅表達(dá)客觀事物兩種相反狀態(tài)。

2.用邏輯門電路實(shí)現(xiàn)邏輯函數(shù)關(guān)系。

化簡(jiǎn)

變換

用門電路實(shí)現(xiàn)3

3.可以互相轉(zhuǎn)換

4.用代數(shù)轉(zhuǎn)換法求一種函數(shù)“最小項(xiàng)之和”形式，普通分為兩步。

第一步：將函數(shù)表達(dá)式變換成普通“與一或”表達(dá)式。

第二步：重復(fù)使用x=x-(y+可

將表達(dá)式中所有非最小項(xiàng)“與項(xiàng)”擴(kuò)展成最小項(xiàng)。

5.(l)n個(gè)變量卡諾圖由2n次方個(gè)小方格構(gòu)成，每個(gè)小方格代表一種最小項(xiàng)；

(2)卡諾圖上處在相鄰、相對(duì)、相重位置小方格所代表最小項(xiàng)為相鄰最小項(xiàng)。

6.如果邏輯函數(shù)表達(dá)式是最小項(xiàng)之和形式，則只要在卡諾圖上找出那些同給定邏輯函數(shù)包括最小項(xiàng)相相應(yīng)小方格,

并標(biāo)以1,剩余小方格標(biāo)以0,就得到該函數(shù)卡諾圖。

7.電路由門電路過程，不含記憶元件；輸入信號(hào)是單項(xiàng)傳播電路中不含反饋回路。

8.二進(jìn)制特點(diǎn)

①二進(jìn)制數(shù)只有0和”兩個(gè)數(shù)碼，任何具備兩個(gè)不同穩(wěn)定狀態(tài)元件都可用來表達(dá)I位二進(jìn)制數(shù)。

②二進(jìn)制運(yùn)算規(guī)則簡(jiǎn)樸。

③二進(jìn)制數(shù)數(shù)碼0和1,可與邏輯代數(shù)中邏輯變量"假“和“真“相應(yīng)起來。也就是說，可用一種邏輯變量來表達(dá)一

種二進(jìn)制數(shù)碼。這樣，在邏輯運(yùn)算中可以使用邏輯代數(shù)這一數(shù)學(xué)工具。

9.機(jī)器數(shù)其符號(hào)與數(shù)值一起二進(jìn)制代碼化。

10.由于無關(guān)最小項(xiàng)相應(yīng)輸入變量取值組合主線不會(huì)浮現(xiàn)，或者盡管也許浮現(xiàn)，但相應(yīng)函數(shù)值是什么無關(guān)緊要。因

止匕，在變量這些取值下，函數(shù)可以任意取值0或1。

11.最小項(xiàng)是一種特殊乘積項(xiàng)。設(shè)有一種n變量邏輯函數(shù)，在n個(gè)變量構(gòu)成乘積項(xiàng)(“與”項(xiàng))中每一種變量或以

原變量或以反變量形式浮現(xiàn)一次，且僅浮現(xiàn)一次，這個(gè)乘積項(xiàng)稱，為n個(gè)變量最小項(xiàng)。

最大項(xiàng)是一種特殊和項(xiàng)。沒有一種n變量邏輯函數(shù)，在n個(gè)變量構(gòu)成和項(xiàng)(“或項(xiàng))中，每一種變量或以原變量或以

反變量形式浮現(xiàn)一次，且僅浮現(xiàn)一次，這個(gè)和項(xiàng)稱為n個(gè)變量最大項(xiàng)。

表達(dá)形式是唯一。

12.卡諾圖法直觀但不適合變量多函數(shù)化簡(jiǎn)。

13.用”或非”門實(shí)現(xiàn)邏輯函數(shù)環(huán)節(jié)為：

第一步：求出函數(shù)最簡(jiǎn)”或-與"表達(dá)式；

第二步：將最簡(jiǎn)”或-與"表達(dá)式變換成”或非-或非”表達(dá)式；

第三步：畫出邏輯電路圖。

14.需要推敲邏輯電路設(shè)計(jì)思想，或者要更換邏輯電路某些組件，或者要評(píng)價(jià)它技術(shù)經(jīng)濟(jì)指標(biāo)。這樣，就規(guī)定咱們

對(duì)給定邏輯電路進(jìn)行分析。

15.結(jié)論：與組合電路相比，時(shí)序電路輸出不但與此時(shí)輸入信號(hào)關(guān)于，還與電路本來狀態(tài)關(guān)于。電路中具備存儲(chǔ)文

獻(xiàn)。

16.若一種相容類不是任何其他相容類子集時(shí)，則該相容類稱為最大相容類。

17.觸發(fā)器具備如下兩個(gè)基本性質(zhì)：①觸發(fā)器有兩個(gè)穩(wěn)定工作狀態(tài)，一種是”1"狀態(tài)，另一種是“0"狀態(tài)。當(dāng)無外界

信號(hào)作用時(shí)，觸發(fā)器維持本來穩(wěn)定狀態(tài)，并能長(zhǎng)期保持下去；②在一定外界信號(hào)作用下，觸發(fā)器可以從一種穩(wěn)定狀態(tài)

翻轉(zhuǎn)為另--種穩(wěn)定狀態(tài)，并且在外界信號(hào)消失后，仍能保持更新后狀態(tài)。

18.在同步時(shí)序電路中，輸入信號(hào)雖然有脈沖和電子兩種形式，但是在同步時(shí)鐘信號(hào)前沿或后沿控制下它們作用于

電路后引起電路狀態(tài)變化都是相似

19.若勉勵(lì)狀態(tài)與二次狀態(tài)不相似，則電路處在非穩(wěn)定狀態(tài)。

20.由于[X]樸=xo.X1X2X3,要X>0時(shí),必要xo=0,此時(shí)由于X=(l/2)xi+(l/4)x2+(l/8)x2,故：

1.要X要/8時(shí),Xo,Xi,X2,X3應(yīng)滿足：X。=0,且X]十苫2=1,即X”X2至少有一種為1；

2.要l/8<X<l/2,xo,xi,X2,X3應(yīng)滿足:xo.xi=0,且X2.X3=1;

3.要X〈0時(shí)，必要x°=l,注意到負(fù)數(shù)補(bǔ)碼數(shù)值位是原碼取反加1,故可得：

要使X<T/2,xo,xi,X2,X3應(yīng)滿足：xo.xi=L且X2+X3』;

五、計(jì)算題

1.(1)F=AB+AC

(2)F=A+B+C

2.解：

F]=AC+ABC=m2m3

F,=AB+ABC=叫

F3-AC+AB-m4m5m7

邏輯電路如下:

T4138

3.解:

?.T?itLx、山

4.解：(1)該電路是一種Mealy型脈沖異步時(shí)序邏輯電路

(2)該電路狀態(tài)表如下所示：

現(xiàn)態(tài)狀態(tài)/輸出z

Q2QiX=1

00()1/0

0111/0

1010/0

1100/1

(3)該電路是一種三進(jìn)制計(jì)數(shù)器，電路中有一種多余狀態(tài)10,且存在“掛起”現(xiàn)象

5.解，通過卡諾圖化簡(jiǎn)，得到給定函數(shù)最簡(jiǎn)“與或”表達(dá)式

F(A,B,C)=AB+BC+ABC

合并上式中頭部相似“與”項(xiàng)，得到表達(dá)式：

F(A,B,C)=BAC+ACB

選取代替尾部因子ABC,得到表達(dá)式:

F(A,B,C)=BABC+ACABC

用與非門實(shí)現(xiàn)該函數(shù)表達(dá)式邏輯電路圖如下:

6.解：依照?qǐng)D可知，PHP2,P3,P,邏輯函數(shù)表達(dá)式如下

[=~ABC

P.=AP^AABC

P3=B-^=BABC

P4=CPt=CABC

因此輸出F邏輯表達(dá)式為：

F=P2+PS+P4=A-^C+BABC+C-^C

=ABC(A+B+C)

=ABC+A+B+C

=ABC+ABC

7.解：(1)Z^AC+AD+BCD

真值表如下：

ABCDF

00000

00010

00100

00110

01000

01010

01100

01111

10000

10011

10101

10111

11000

11011

11101

11111

通過方案有7種。

（2）A權(quán)力最大。

8.解：功能表如下。

RSQ

00不擬定

010

101

11保持不變

9.F=A+BD

10.十進(jìn)制計(jì)數(shù)器（異步清零）

11.Y=A+BC+BD

12.證明：4?十K。=而7。+