第三章組合邏輯

第三章組合邏輯第1頁，課件共69頁，創(chuàng)作于2023年2月掌握了解上述各種集成組合邏輯電路的應(yīng)用和使用方法熟悉上述各種組合邏輯電路工作原理（2）組合邏輯電路的設(shè)計(jì)方法（3）各種譯碼器、編碼器、全加器、數(shù)值比較器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器的邏輯功能本章教學(xué)基本要求（1）組合邏輯電路的分析方法第2頁，課件共69頁，創(chuàng)作于2023年2月概念

指任何時(shí)刻的輸出僅取決于該時(shí)刻輸入信號(hào)的組合，而與電路原有的狀態(tài)無關(guān)的電路。

數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為組合邏輯電路時(shí)序邏輯電路指任何時(shí)刻的輸出不僅取決于該時(shí)刻輸入信號(hào)的組合，而且與電路原有的狀態(tài)有關(guān)的電路。第3頁，課件共69頁，創(chuàng)作于2023年2月二、組合邏輯電路的特點(diǎn)功能特點(diǎn)：沒有存儲(chǔ)和記憶作用。

組成特點(diǎn)：由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。

組合電路可以有一個(gè)或多個(gè)輸入端,也可以有一個(gè)或多個(gè)輸出端

組合邏輯電路的一般框圖……表達(dá)式形式第4頁，課件共69頁，創(chuàng)作于2023年2月3.1組合邏輯電路的分析分析思路：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。根據(jù)給定邏輯圖寫出輸出邏輯式，并進(jìn)行必要的化簡列真值表分析邏輯功能一、組合邏輯電路的基本分析方法第5頁，課件共69頁，創(chuàng)作于2023年2月[例]分析下圖所示邏輯電路的功能。解：(1)寫出輸出邏輯函數(shù)式(3)分析邏輯功能(2)列邏輯函數(shù)真值表通過分析表達(dá)式和真值表特點(diǎn)來說明功能。

圖示電路是由五個(gè)與非門構(gòu)成的異或門11011000ZBA輸出輸入1010第6頁，課件共69頁，創(chuàng)作于2023年2月初學(xué)者一般從輸入向輸出逐級(jí)寫出各個(gè)門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個(gè)電路的輸出邏輯式。[例]分析下圖電路的邏輯功能。解：(1)寫出輸出邏輯函數(shù)式(２)分析邏輯功能該電路為四個(gè)門電路構(gòu)成的異或門第7頁，課件共69頁，創(chuàng)作于2023年2月設(shè)計(jì)思路：基本步驟：分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的組合邏輯電路。分析設(shè)計(jì)要求并列出真值表→求最簡輸出邏輯式→畫邏輯圖。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的含義與邏輯取值(即規(guī)定它們何時(shí)取值0，何時(shí)取值1)

。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對(duì)門電路類型的要求，將最簡與或式變換為與門類型對(duì)應(yīng)的最簡式。3.2組合邏輯電路的設(shè)計(jì)第8頁，課件共69頁，創(chuàng)作于2023年2月真值表電路功能描述例：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。1窮舉法1第9頁，課件共69頁，創(chuàng)作于2023年2月2邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡32已為最簡與或表達(dá)式4邏輯變換5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)第10頁，課件共69頁，創(chuàng)作于2023年2月真值表電路功能描述例：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達(dá)式第11頁，課件共69頁，創(chuàng)作于2023年2月3卡諾圖最簡與或表達(dá)式化簡45邏輯變換6邏輯電路圖3化簡4111Y=AB+AC56第12頁，課件共69頁，創(chuàng)作于2023年2月例2：課前任務(wù)：設(shè)計(jì)一個(gè)三人表決邏輯電路，要求:三人A、B、C各控制一個(gè)按鍵，按下為“1”，不按為“0”。多數(shù)（2）按下為通過。通過時(shí)L＝1，不通過L＝0。用與非門實(shí)現(xiàn)。LABC+5V要設(shè)計(jì)的邏輯電路第13頁，課件共69頁，創(chuàng)作于2023年2月ABCL00000010010001111000101111011111ABC0000111110111100002、用畫卡諾圖化簡L=AC+BC+AB3、寫出最簡“與或”式1、列真值表BCACAB第14頁，課件共69頁，創(chuàng)作于2023年2月4、用與非門實(shí)現(xiàn)邏輯電路L=AB+AC+BC=AB?AC?BC&&&&ABCL&第15頁，課件共69頁，創(chuàng)作于2023年2月只考慮兩個(gè)1位二進(jìn)制數(shù)A和B相加，不考慮低位來的進(jìn)位數(shù)的相加稱為半加，實(shí)現(xiàn)半加的電路稱為半加器

能夠?qū)崿F(xiàn)加法運(yùn)算的電路稱為加法器半加器全加器除了兩個(gè)１位二進(jìn)制數(shù)相加以外,還與低位向本位的進(jìn)位數(shù)相加,稱之為全加,所構(gòu)成的電路稱為全加器第16頁，課件共69頁，創(chuàng)作于2023年2月輸入：A、B分別表示兩個(gè)1位二進(jìn)制數(shù)對(duì)應(yīng)位的被除數(shù)和加數(shù)，表示低位來的進(jìn)位數(shù)。

輸出：求得本位的和及向高位的進(jìn)位數(shù)作為輸出.解：（2）邏輯函數(shù)式[例]試設(shè)計(jì)１位全加器電路。(1)分析命題，列真值表。輸出輸入0010100110010111000001010011100101110111第17頁，課件共69頁，創(chuàng)作于2023年2月半加器電路能用與非門實(shí)現(xiàn)嗎？(3)對(duì)邏輯函數(shù)式進(jìn)行化簡(4)得出1位全加器邏輯圖

原式為最簡經(jīng)變換得到三變量的異或式而的原式可以化簡為但為了整個(gè)電路最簡可與公用請(qǐng)同學(xué)們練習(xí)一下：半加器如何用電路實(shí)現(xiàn)？第18頁，課件共69頁，創(chuàng)作于2023年2月本節(jié)小結(jié)①組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。②組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等5種方法來描述，它們?cè)诒举|(zhì)上是相通的，可以互相轉(zhuǎn)換。③組合電路的設(shè)計(jì)步驟：邏輯圖→寫出邏輯表達(dá)式→邏輯表達(dá)式化簡→列出真值表→邏輯功能描述。④組合電路的設(shè)計(jì)步驟：列出真值表→寫出邏輯表達(dá)式或畫出卡諾圖→邏輯表達(dá)式化簡和變換→畫出邏輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。第19頁，課件共69頁，創(chuàng)作于2023年2月常用集成組合邏輯電路數(shù)據(jù)選擇器七段顯示譯碼器譯碼器加法器編碼器第20頁，課件共69頁，創(chuàng)作于2023年2月編碼：用數(shù)字或某種文字和符號(hào)來表示某一對(duì)象或信號(hào)的過程。數(shù)字電路中，一般用的是二進(jìn)制編碼。二進(jìn)制只有0和1兩個(gè)數(shù)碼，可以把若干個(gè)0和1按一定規(guī)律編排起來組成不同的代碼（二進(jìn)制數(shù)）來表示某一對(duì)象或信號(hào)。一位二進(jìn)制代碼有0和1兩種，可以表示兩個(gè)信號(hào)。n位二進(jìn)制代碼有2n種，可以表示2n個(gè)信號(hào)。這種二進(jìn)制編碼在電路上容易實(shí)現(xiàn)。對(duì)N個(gè)信號(hào)進(jìn)行編碼時(shí)，應(yīng)按N2n來確定二進(jìn)制代碼的位數(shù)n3.3編碼器第21頁，課件共69頁，創(chuàng)作于2023年2月

n位二進(jìn)制代碼有2n個(gè)狀態(tài)，可表示2n個(gè)信息。二進(jìn)制編碼器由圖可寫出編碼器的輸出邏輯函數(shù)為由此式可列出真值表為輸出輸入1110111111101110111111101110111110011110110111011110111010111110111001111100100011111110Y0Y1Y2I7I6I5I4I3I2I1I0原碼輸出被編信號(hào)低電平有效。8線3線編碼器輸入8個(gè)信號(hào)Y0=I1·I3·I5·I7Y2=I4·I5·I6·I7Y1=I2·I3·I6·I7輸出3位二進(jìn)制對(duì)N個(gè)信號(hào)進(jìn)行編碼時(shí)，應(yīng)按公式2nN來確定需要使用的二進(jìn)制代碼的位數(shù)n.第22頁，課件共69頁，創(chuàng)作于2023年2月二－十進(jìn)制編碼器將0~9十個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路。又稱十進(jìn)制編碼器。

輸入十進(jìn)制數(shù)輸出8421BCD碼ABCD0123456789000000010010001101000101011001111000100110個(gè)輸入端8421編碼器4個(gè)輸出端B=“7”+“6”+“5”+“4”A=“9”+“8”C=“7”+“6”+“3”+“2”D=“9”+“7”+“5”+“3”+“1”第23頁，課件共69頁，創(chuàng)作于2023年2月為何要使用優(yōu)先編碼器？優(yōu)先編碼器

(即PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入允許同時(shí)輸入數(shù)個(gè)編碼信號(hào)，但只對(duì)其中優(yōu)先權(quán)最高的信號(hào)進(jìn)行編碼輸出的電路。普通編碼器在任何時(shí)刻只允許一個(gè)輸入端請(qǐng)求編碼，否則輸出發(fā)生混亂。第24頁，課件共69頁，創(chuàng)作于2023年2月54LS148優(yōu)先編碼器1111110000000001111111100000000111111111111111111111111111111111111111000001010011101100110100101010101010101被編碼對(duì)象選通控制端代碼輸出端狀態(tài)標(biāo)志端第25頁，課件共69頁，創(chuàng)作于2023年2月54LS148邏輯圖被編碼的對(duì)象,.低電平有效選通控制端,低電平有效,只有當(dāng)其為0時(shí)才可以進(jìn)行編碼代碼輸出端,為反碼形式輸出標(biāo)志位54LS148邏輯符號(hào)圖第26頁，課件共69頁，創(chuàng)作于2023年2月從組合邏輯電路設(shè)計(jì)思路進(jìn)行介紹同理電路圖第27頁，課件共69頁，創(chuàng)作于2023年2月YS=1,1#芯片停止工作，1#芯片輸出Y2Y1Y0=111將兩塊54LS148芯片級(jí)聯(lián)起來就可將輸入端擴(kuò)展為16個(gè)，組成16線－4線優(yōu)先編碼器．總輸出的最高位輸出，高電平有效ST=0允許工作IN8—IN15有輸入54LS148111

1

01001011如果IN15—IN8中無低電平，則2#芯片的YS=Y3=0，允許1#芯片工作，將對(duì)IN7—IN0中優(yōu)先權(quán)高的實(shí)行編碼1100101111011以此類推總的輸出標(biāo)志,時(shí)編碼器工作1110第28頁，課件共69頁，創(chuàng)作于2023年2月主要要求：

理解譯碼的概念。

掌握二進(jìn)制譯碼器54LS138的邏輯功能和使用方法。理解其他常用譯碼器的邏輯功能和使用方法。掌握用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯電路的方法。3.4譯碼器第29頁，課件共69頁，創(chuàng)作于2023年2月譯碼的概念與類型

譯碼是編碼的逆過程。

將表示特定意義信息的二進(jìn)制代碼翻譯出來。多輸入,多輸出的組合邏輯電路

譯碼器二進(jìn)制譯碼器二-十進(jìn)制譯碼器

顯示譯碼器譯碼器(即Decoder)

二進(jìn)制代碼

與輸入代碼對(duì)應(yīng)的特定信息

譯碼器第30頁，課件共69頁，創(chuàng)作于2023年2月一.二進(jìn)制譯碼器將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號(hào)的電路。n位

二進(jìn)制代碼

2n位

譯碼輸出二進(jìn)制譯碼器譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入0000譯碼輸出低電平有效第31頁，課件共69頁，創(chuàng)作于2023年2月2線-4線譯碼器邏輯圖第32頁，課件共69頁，創(chuàng)作于2023年2月允許譯碼器工作禁止譯碼

Y7~Y0由輸入二進(jìn)制碼A2、A1、A0的取值決定。輸出邏輯函數(shù)式Y(jié)0=A2A1A0Y1=A2A1A0Y2=A2A1A0Y3=A2A1A0Y4=A2A1A0Y5=A2A1A0Y6=A2A1A0Y7=A2A1A011111111000000000111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111×××1111111111××××0Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STBSTCSTA輸出輸入54LS138

真值表

×11111111111111111111000000000111111110000000001111111111101111110111101111110111101111001111101111101111101101011111101100111111100003線-8線二進(jìn)制譯碼器真值表

(一)譯碼器工作原理邏輯圖第33頁，課件共69頁，創(chuàng)作于2023年2月(二)

二進(jìn)制譯碼器的應(yīng)用1、用于譯碼器的功能擴(kuò)展例：用兩片54LS138的8位輸出通過級(jí)聯(lián)實(shí)現(xiàn)4線-16線譯碼的輸出00不工作正常譯碼1不工作正常譯碼有一個(gè)為低電平有一個(gè)與代碼對(duì)應(yīng)的輸出端為低電平地址碼的最高位第34頁，課件共69頁，創(chuàng)作于2023年2月2、用作數(shù)據(jù)分配器在數(shù)據(jù)傳輸系統(tǒng)中，經(jīng)常需要將總線中的數(shù)據(jù)傳輸?shù)蕉鄠€(gè)支路中的一路上去，傳往支路中哪些一路，就需要用唯一地址譯碼器來選擇。在這種裝置中，譯碼器起著數(shù)據(jù)分配的作用，這種裝置叫數(shù)據(jù)分配器與地址代碼對(duì)應(yīng)的最小項(xiàng)如果令而將輸入數(shù)據(jù)D從端輸入，則在地址碼確定后、、均為1，那么，由地址確定的輸出，即總線上的數(shù)據(jù)D以反碼形式從端送出，欲得到原碼輸出只需在數(shù)據(jù)D與端之間加反相器即可譯碼器數(shù)據(jù)分配功能示意圖第35頁，課件共69頁，創(chuàng)作于2023年2月3、用作構(gòu)成組合邏輯函數(shù)利用一些附加的門電路將最小項(xiàng)（n位地址輸入的二進(jìn)制譯碼器有2n個(gè)代碼輸入，包含n變量函數(shù)的全部最小項(xiàng)）恰當(dāng)?shù)亟M合起來,即可產(chǎn)生任何n變量的組合邏輯函數(shù)即二進(jìn)制譯碼器可充當(dāng)組合邏輯函數(shù)發(fā)生器。[例]用3線-8線序列碼器74LS138實(shí)現(xiàn)下列多輸出組合邏輯函數(shù).輸出的邏輯函數(shù)式為第36頁，課件共69頁，創(chuàng)作于2023年2月只要令74LS138的地址輸入端A2=A、A1=B、A0=C，則它的各輸出端就是各輸入變量最小項(xiàng)的反函數(shù)形式。即Y0—Y7分別對(duì)應(yīng)為m0—m7.解：根據(jù)給定函數(shù)變換為最小項(xiàng)之和的形式運(yùn)用還原律和摩根定理將函數(shù)變換為在74LS138之后再加四個(gè)與非門就可以實(shí)現(xiàn)這些函數(shù)。第37頁，課件共69頁，創(chuàng)作于2023年2月在用高電平輸出有效的譯碼器實(shí)現(xiàn)組合函數(shù)時(shí),譯碼器輸出為各地址輸入變量最小項(xiàng)的原函數(shù).只要將下面的電路中的與非門換成或門就可以了第38頁，課件共69頁，創(chuàng)作于2023年2月這種譯碼器是4線-10線譯碼器,它的功能是將8421BCD碼譯成10個(gè)有效電平(高電平或低電平)的輸出信號(hào),所以稱其為二-十進(jìn)制譯碼器,屬于代碼變換譯碼器.二、二－十進(jìn)制譯碼器10個(gè)譯碼輸出端.當(dāng)偽碼輸入時(shí),十個(gè)輸出端均為非有效電平.如輸出低電平有效,當(dāng)偽碼輸入時(shí),輸出增為高電平,處于無效狀態(tài).4位地址輸入端輸入代碼“0-9”時(shí)有對(duì)應(yīng)的輸出,輸入代碼“10-15”為偽碼,沒有與之對(duì)應(yīng)的輸出第39頁，課件共69頁，創(chuàng)作于2023年2月三、顯示譯碼器

將輸入的BCD碼譯成相應(yīng)輸出信號(hào)，以驅(qū)動(dòng)顯示器顯示出相應(yīng)數(shù)字的電路。數(shù)字顯示電路組成方框圖第40頁，課件共69頁，創(chuàng)作于2023年2月(一)數(shù)碼顯示器簡介為了直觀地顯示十進(jìn)制數(shù)碼，目前廣泛采用七段字符顯示器，或稱為七段數(shù)碼管。這種字符顯示器是由七段可發(fā)光的線段拼合而成的。利用其不同的組合方式顯示“0-9”的十進(jìn)制碼。1.七段字符顯示器段組合圖分段布置圖第41頁，課件共69頁，創(chuàng)作于2023年2月數(shù)碼顯示器件按發(fā)光物質(zhì)的不同分類氣體放電顯示器熒光數(shù)字顯示器半導(dǎo)體顯示器液體數(shù)字顯示器輝光數(shù)碼管、等離子體顯示板熒光數(shù)碼管、場致發(fā)光數(shù)字板亦稱為發(fā)光二板管（LED）顯示器液晶顯示器、電泳顯示器半導(dǎo)體數(shù)碼管液晶顯示器第42頁，課件共69頁，創(chuàng)作于2023年2月（1）半導(dǎo)體數(shù)碼管當(dāng)前用得最廣泛的顯示器之一，它是用發(fā)光二板管（LED）來組成字形顯示數(shù)字、文字和符號(hào)的。發(fā)光原理在半導(dǎo)體裁中摻入濃度很高的雜質(zhì)而成的，所用材料有砷化鎵、磷化鎵、磷砷化等。在二極管正向?qū)〞r(shí)，電子和空穴大量復(fù)合，把多余的能量以光的形式釋放出來，便發(fā)出一定波長的可見光，所含磷、砷的比例不同，發(fā)出光的波長（顏色）也不同，有綠，黃，橙及其中間色等。第43頁，課件共69頁，創(chuàng)作于2023年2月半導(dǎo)體數(shù)碼顯示器內(nèi)部接法共陽接法

共陰接法

共陽數(shù)碼管是將各發(fā)光二極管陽極連在一起，接高電平，而陰極分別由譯碼器輸出端來驅(qū)動(dòng)。這種顯示器由輸出低電平有效的譯碼器來驅(qū)動(dòng)。

當(dāng)譯碼輸出某段碼為低電平時(shí)，二極管導(dǎo)通發(fā)光。

當(dāng)譯碼輸出某段碼為高電平時(shí)，相應(yīng)的發(fā)光二極管就導(dǎo)通發(fā)光，顯示相應(yīng)的數(shù)碼。共陰數(shù)碼管將各發(fā)光二極管陰極連在一起接低電平，陽極分別由譯碼器輸出端來驅(qū)動(dòng)。這種顯示器可用輸出高電平有效的譯碼器來驅(qū)動(dòng)第44頁，課件共69頁，創(chuàng)作于2023年2月主要優(yōu)點(diǎn)：工作電壓低、體積小、壽命長、響應(yīng)時(shí)間短、可靠性高和亮度也較高等。

主要缺點(diǎn)：工作電流大。共陰極顯示器BS201BS202BS207LCS011-11共陽極顯示器BS204BS206LA5011-11為了將顯示器電流限制在允許范圍內(nèi)，在譯碼器每一個(gè)輸出端與顯示器輸入端之間應(yīng)接入合適的限流電阻，其計(jì)算公式為：或電源電壓譯碼器輸出高電平的值LED發(fā)光時(shí)額定電壓LED發(fā)光時(shí)的額定電流第45頁，課件共69頁，創(chuàng)作于2023年2月即液態(tài)晶體(2)液晶顯示器(LCD)點(diǎn)亮七段液晶數(shù)碼管的方法與半導(dǎo)體數(shù)碼管類似。

主要優(yōu)點(diǎn)：工作電壓低，功耗極小。主要缺點(diǎn)：顯示欠清晰，響應(yīng)速度慢。

液晶顯示原理：無外加電場作用時(shí)，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數(shù)字；當(dāng)在相應(yīng)字段的電極上加電壓時(shí)，液晶中的導(dǎo)電正離子作定向運(yùn)動(dòng)，在運(yùn)動(dòng)過程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對(duì)入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相應(yīng)的數(shù)字。當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到整齊排列狀態(tài)，字形隨之消失。第46頁，課件共69頁，創(chuàng)作于2023年2月(1)共陰LED數(shù)碼管顯示譯碼器(2)共陽LED數(shù)碼管顯示譯碼器(3)液晶七段數(shù)碼顯示譯碼器

2.

BCD-七段顯示譯碼器第47頁，課件共69頁，創(chuàng)作于2023年2月（1）共陰LED數(shù)碼管顯示譯碼器用異或門驅(qū)動(dòng)液晶顯示器電路圖工作波形圖第48頁，課件共69頁，創(chuàng)作于2023年2月

輸入

輸出顯示RBIENRBOXxx0xxxx△11111118Xx01xxxx△0000000101100001000000000110000011111100X0110001001100001X0110010011011012X0110011011110013X0110100001100114X0110101010110115X0110110010111116X0110111011100007X0111000011111118X0111001011110119X0111010000000000

∫0111111X111xxxx△xxxxxxx*14513功能表第49頁，課件共69頁，創(chuàng)作于2023年2月燈測(cè)試輸入端最高優(yōu)先權(quán)消隱輸入端次優(yōu)先權(quán)數(shù)據(jù)鎖存輸入端滅零輸入端邏輯符號(hào)滅零輸出端BCD-七段鎖存/譯碼/驅(qū)動(dòng)器14513第50頁，課件共69頁，創(chuàng)作于2023年2月與數(shù)碼管的連接圖第51頁，課件共69頁，創(chuàng)作于2023年2月有滅零控制功能的8位數(shù)碼顯示系統(tǒng)第52頁，課件共69頁，創(chuàng)作于2023年2月由于滅零輸入端接低電平時(shí)滅零,故正常顯示時(shí)需接+Vcc共陽極LED數(shù)碼管與譯碼器接線圖(2)共陽LED數(shù)碼管顯示譯碼器第53頁，課件共69頁，創(chuàng)作于2023年2月液晶七段數(shù)碼顯示譯碼器BILEMD3D2D1D0功能(Ya~Yg)1X*X消隱01*0000~1001顯示0~901*1010~1111不顯示00*X鎖存14543BCD-七段碼液晶驅(qū)動(dòng)器功能表顯示方式控制端當(dāng)M=0時(shí),用于驅(qū)動(dòng)共陰LED數(shù)碼管,這時(shí)譯碼輸出Yi為高電平;當(dāng)M=1時(shí),用于驅(qū)動(dòng)共陽LED數(shù)碼管,Yi輸出為低電平;當(dāng)用于液晶顯示時(shí),應(yīng)從M端加30~200方波,則Yi輸出為反相的方波,且M端方波與LCD公共電極相連,因而驅(qū)動(dòng)其段碼顯示.(3)液晶七段數(shù)碼顯示譯碼器第54頁，課件共69頁，創(chuàng)作于2023年2月實(shí)現(xiàn)多位加法運(yùn)算的電路其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位。運(yùn)算速度較慢。其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。運(yùn)算速度快。串行進(jìn)位加法器超前進(jìn)位加法器補(bǔ)充例題補(bǔ)充例題3.5加法器第55頁，課件共69頁，創(chuàng)作于2023年2月串行進(jìn)位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加數(shù)A輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)B輸入低位的進(jìn)位輸出CO依次加到相鄰高位的進(jìn)位輸入端CI。相加結(jié)果讀數(shù)為

C3S3S2S1S0和數(shù)進(jìn)位數(shù)串行加法器主要缺點(diǎn)是工作(運(yùn)算)速度慢跳過補(bǔ)充例題第56頁，課件共69頁，創(chuàng)作于2023年2月超前進(jìn)位加法器舉例：CT74LS283相加結(jié)果讀數(shù)為C3S3S2S1S04位二進(jìn)制加數(shù)B輸入端4位二進(jìn)制加數(shù)A輸入端低位片進(jìn)位輸入端本位和輸出端向高位片的進(jìn)位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283邏輯符號(hào)與串行進(jìn)位加法器區(qū)別:超前進(jìn)位加法器運(yùn)算時(shí)間的縮短是以增加電路復(fù)雜程度為代價(jià)而換取的第57頁，課件共69頁，創(chuàng)作于2023年2月3.6.1數(shù)值比較器

DigitalComparator，又稱數(shù)字比較器。用于比較兩個(gè)數(shù)的大小。

(一)

1位數(shù)值比較器輸入輸出ABY(A>B)Y(A<B)Y(A=B)00001010101010011001ABAABABBY(A<B)Y(A=B)Y(A>B)3.6數(shù)值比較器和數(shù)據(jù)選擇器第58頁，課件共69頁，創(chuàng)作于2023年2月

(二)

多位數(shù)值比較器可利用1位數(shù)值比較器構(gòu)成比較原理：從最高位開始逐步向低位進(jìn)行比較。例如比較A=A3A2A1A0和B=B3B2B1B0的大?。喝鬉3>B3，則A>B；若A3<B3，則A<B；若A3=B3，則需比較次高位。

若次高位A2>B2，則A>B；若A2<B2，則A<B；若A2=B2，則再去比較更低位。依次類推，直至最低位比較結(jié)束。第59頁，課件共69頁，創(chuàng)作于2023年2月3.6.2數(shù)據(jù)選擇器一、功能與電路

數(shù)據(jù)選擇器(Multiplexer,簡稱MUX)又稱“多路開關(guān)”或“多路調(diào)制器”,它的功能是在選擇輸入(又稱“地址輸入”)信號(hào)的作用下,從多個(gè)數(shù)據(jù)輸入通道中選擇某一通道的數(shù)據(jù)(數(shù)字信息)傳輸至輸出端.地址輸入A1A0使能控制輸出YXX00011011100000D0D1D2D34選1數(shù)據(jù)選擇器圖4選1數(shù)據(jù)選擇器真值表

Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3表達(dá)式：第60頁，課件共69頁，創(chuàng)作于2023年2月二、應(yīng)用舉例1、數(shù)據(jù)傳輸（1）將多位數(shù)據(jù)并行輸入轉(zhuǎn)化為串行輸出16位并行輸入數(shù)據(jù)D0—D15。當(dāng)選擇輸入A3A2A1A0的二進(jìn)制數(shù)碼依次由0000遞增至1111，16個(gè)通道的并行數(shù)據(jù)便依次傳送到輸出端，轉(zhuǎn)換成了串行數(shù)據(jù)。并行數(shù)據(jù)D0-D15

的值通過開關(guān)各自預(yù)先置0或置1，則此時(shí)多路開關(guān)在選擇輸入