基于相變和磁性材料的無源存儲技術

基于相變和磁性材料的無源存儲技術

在過去幾十年中，電路技術取得了迅速的發(fā)展，以電路為核心的信息系統(tǒng)已經成為經濟和社會的主要支柱。特別是半導體存儲器在信息產業(yè)的增長中起到關鍵作用。DRAM,SRAM和Flash存儲器已經成為信息產業(yè)的核心產品。由消費類產品驅動的存儲器市場需要更高密度、高速度、低功耗、具有不揮發(fā)性且價格便宜的存儲器產品。到目前為止,Flash是最成功的高密度不揮發(fā)性存儲器。但是隨著器件尺寸不斷縮小,Flash的發(fā)展受到限制,一方面它的編程電壓不能按比例減小,另一方面隨著器件尺寸減小、隧道氧化層減薄,電荷保持性能下降。因此,新的存儲技術的研究越來越受到關注,如鐵電存儲器(FeRAM)、磁存儲器(MRAM)、相變存儲器(PRAM)和阻變存儲器(RRAM)。FeRAM利用鐵電材料在電場作用下極化方向反轉的特性存儲二進制信息。FeRAM具有自極化特性,當電場去掉后極化特性仍然保持,因此是一種不揮發(fā)性存儲。MRAM利用磁性材料的2個磁化方向存儲二進制信息,利用電流產生磁場改變材料的磁化方向寫入信息,在沒有外加磁場時材料的磁化方向保持不變,因此也是不揮發(fā)性存儲。FeRAM和MRAM由于需要特殊的材料,不易與常規(guī)CMOS工藝兼容,制作成本也比較高,另外,讀出信號微弱FeRAM讀操作會破壞原來的“1”信號,需要數(shù)據(jù)再生,這些問題影響了它們的應用。PRAM利用材料在晶態(tài)和非晶態(tài)的轉化,材料在晶態(tài)是低電阻在非晶態(tài)是高電阻,用這兩種狀態(tài)實現(xiàn)二進制信息的存儲,也是不揮發(fā)性存儲。但是實現(xiàn)材料的相變需要較大的電流,例如對于180nm工藝的器件,編程電流在幾百微安到1mA,因此單元中的MOS晶體管尺寸不能太小,這樣就限制了單元尺寸的縮小。RRAM利用材料電阻率的可逆轉換實現(xiàn)二進制信息的存儲。由于可以實現(xiàn)電阻可逆轉換的材料非常多,因此便于選擇出制備工藝簡單且和CMOS工藝兼容的材料。RRAM存儲單元結構簡單、工作速度快、功耗低、信息保持穩(wěn)定、具有不揮發(fā)性,而且易于實現(xiàn)三維立體集成和多值存儲,有利于提高集成密度。表1比較了不同類型存儲器的主要性能,可以看出,RRAM在很多性能方面都有優(yōu)勢。因此,RRAM將有可能替代DRAM,SRAM和Flash成為通用存儲器,是未來新一代存儲技術的有力競爭者。1材料電阻的種類及制備工藝Chua1971年首次從理論上提出憶阻器(memristor)的概念,這種器件的電阻可以通過施加電壓或電流而改變,因此可以用它的低阻和高阻兩種狀態(tài)存儲邏輯“0”和邏輯“1”。2000年liu等報道了用電脈沖感應的電阻可逆轉的(electricpulseinducedreversible,EPIR)不揮發(fā)性存儲器件,他們采用鈣鈦礦氧化物PCMO(Pt0.7Ca0.3MnO3)作存儲電阻,這就是RRAM。從此,RRAM的研究吸引了越來越多的關注,成為新一代存儲技術研究的熱點?？梢詫崿F(xiàn)電阻可逆轉換的材料非常多,主要有鈣鈦礦氧化物、過渡金屬氧化物、固態(tài)電解質材料、有機材料以及其他材料。不過,對眾多的可用于RRAM的材料會經歷一個淘汰選擇的過程,一方面要深入理解材料電阻轉變的物理機制,另一方面要考慮材料的制備工藝,特別要考慮和CMOS集成電路工藝兼容。到目前為止,對材料的電阻轉變機制還缺乏深入理解,對電阻轉變機制的探討以及如何提高器件性能仍是研究的熱點。RRAM采用MIM結構的存儲器件,結構非常簡單,在上、下電極中間是憶阻材料,如圖1所示。當在兩個電極之間加一定幅度和一定寬度的脈沖電壓,會使憶阻材料在兩個穩(wěn)定的電阻態(tài)轉換。也可以用多個幅度較小的窄脈沖實現(xiàn)編程。存儲電阻I-V曲線如圖2所示,具有典型的回滯特性。曲線分成4個區(qū)域:高阻態(tài)、低阻態(tài)和2個轉變區(qū),只有電壓幅度超過一定閾值時可以對電阻進行編程或復位,編程電壓的大小及脈寬與材料性能有關。用較小幅度的窄脈沖探測電阻的大小,進行讀操作,由于脈寬和幅度都比較小,不會改變電阻的狀態(tài),因此,是非破壞性讀出。要得到顯著的電阻變化,需要較小的器件尺寸,因為電阻轉變特性與1/D2有關,D是憶阻材料層的厚度。這也是為什么直到近十幾年隨著工藝技術的發(fā)展RRAM的研究才更加深入。RRAM可以獲得較大的開關電阻比,根據(jù)最新文獻報道,RRAM的開關電阻比可以超過106~107。比起其他存儲器,RRAM器件制備工藝很簡單,可以采用濺射、化學汽相淀積、脈沖激光淀積以及電子束蒸發(fā)等工藝形成電阻層,不需要增加專門的設備。有些制備工藝還可以在室溫進行,不需要高溫工序。這些都有利于降低成本,便于和標準CMOS工藝兼容。甚至可以在完成邏輯電路制作后,僅僅利用后步工序完成存儲器件。2txr單元結構RRAM存儲單元可以采用3種基本結構,即0T1R單元、1D1R單元和1T1R單元,如圖3所示。還有的研究小組提出了一種疊置的1TXR單元結構,這種結構將在3維存儲結構中介紹。下面分別說明0T1R、1D1R和1T1R存儲單元的結構和工作原理。2.10保護單元無泄漏電壓的限制圖1所示就是0T1R單元,只用一個存儲電阻構成一個單元,電阻的上電極接字線,電阻的下電極接位線。這種單元結構簡單可以實現(xiàn)4F2的最小單元面積,而且便于實現(xiàn)三維立體集成。2008年HP實驗室制作出半節(jié)距30nm的MIM結構存儲器件,而當時DRAM的半節(jié)距是59nm。構成存儲陣列時在每條字線和位線上加選擇開關,如圖4[8所示。在編程和讀操作時,通過行譯碼和列譯碼選中一條字線和一條位線,從而選中交叉點的單元但是這種0T1R單元陣列存在嚴重的干擾。如圖5[20所示,如果要讀取右下角的高阻單元,讀出電流應該很小,但是由于周圍的3個單元都是低阻態(tài),會通過這3個低阻單元形成較大的干擾電流,如圖5中虛線標出的電流路徑,從而造成讀出錯誤。因此采用這種0T1R單元結構需要采用具有自整流特性的憶阻材料,如Chen等用硫族化合物Ge2Sb2Te5作電阻,采用0.18μmCMOS工藝制作出4kbRRAM。為了減小非選單元引起的干擾,在操作時對非選中的字線和位線加一定的電壓抑制干擾。有兩種電壓方案,一種是V/2方案,另一種是V/3方案。V/2方案如圖6(a)所示,對選中字線加正常操作電壓,選中位線接地,其余所有非選中的字線和位線都接V/2,編程(置位)、擦除(復位)和讀操作時的V分別是1.3,1.0和1.15V。這種單元不是用兩種極性相反的電壓實現(xiàn)置位和復位操作,復位操作是采用相同極性幅度較低寬度較大的脈沖電壓實現(xiàn)。這樣,選中單元電阻上加電壓V,而同一行和同一列上非選中單元的電壓是V/2,其余單元電壓為0。V/3方案如圖6(b)所示,對選中字線加正常操作電壓,選中位線接地,非選中字線加V/3電壓,非選中位線加2V/3電壓。這樣,只有選中單元的電壓是V,其余單元電壓只有V/3。對比圖6(a)和(b)可以看出,V/2方案中大部分單元的電壓為0,因此讀出時的干擾(泄漏)電流路徑少,但是由于加V/3比起加V/2的電流小很多,V/3方案中總的編程電流小。對于4kb單元陣列,V/2方案總的編程電流129mA,而V/3方案總的編程電流只有16mA。不過,V/3方案中需要V/3、2V/3和V三種電壓。2.21d1r單元結構為了避免非選中單元引起的干擾和泄漏路徑,應該在每個存儲單元增加一個選擇開關,可以用二極管作開關器件,這樣就構成了1D1R存儲單元。可以采用在硅襯底形成pn結開關二極管,如圖7所示。但是這種結構占用面積大,需要高溫工藝形成二極管。Lee等提出一種用氧化物二極管的1D1R單元結構,氧化物二極管制作工藝簡單,可以在室溫制作,而且氧化物二極管不占用硅片面積,這種1D1R單元可以實現(xiàn)疊置的三維立體集成有利于實現(xiàn)高密度存儲。圖8是一個兩層疊置的氧化物二極管1D1R單元,但是氧化物二極管的正向電流密度比硅二極管低,關鍵是要選擇合適材料形成二極管,以便提高正向電流密度。1D1R單元陣列結構類似于圖4的0T1R單元陣列。工作時也是采用3個不同幅度的電壓實現(xiàn)編程、擦除和讀出。對圖8所示的單元結構,選中字線接電壓V,選中位線接地,非選中位線接電壓V非選中字線接地,這樣選中單元的二極管加正向電壓V,選中行和選中列的非選單元電壓為0,其余單元二極管是反向偏置,從而切斷了干擾路徑,極大降低了泄漏電流。圖9為單元的操作原理。2.31mosfit單元用MOSFET作單元的選擇開關構成1T1R單元,如圖10所示。采用MOSFET作控制開關可以有效抑制泄漏電流,而且MOSFET也可以提供較大的編程電流,加快編程速度。如圖10的單元結構,采用0.18μm工藝制作,當字線加2V電壓時最大編程電流為500μA,可以實現(xiàn)5ns的快速寫操作。與二極管不同,MOSFET是雙向導通器件,因此單元采用加相反極性電壓實現(xiàn)編程和擦除。圖11給出編程和擦除操作的原理圖。3高密度存儲從前面介紹的單元結構可以看出,0T1R單元非常便于實現(xiàn)三維立體集成。圖12示意地說明了類似于實現(xiàn)多層互連可以把多層存儲陣列疊置起來,存儲層之間用絕緣材料隔離。這種立體集成方式可以極大地提高芯片的存儲密度。采用氧化物二極管的1D1R單元也可以用這種方式堆疊起來實現(xiàn)立體集成。這些RRAM單元中不需要制作在硅襯底上的器件,因而可以依靠后步工序制作單元陣列,這正是RRAM有利于實現(xiàn)三維立體集成提高存儲密度的優(yōu)勢。對于1T1R單元,由于需要在硅襯底上制作MOSFET作單元中的開關器件,不能像圖12那樣把單元陣列疊置起來。當然,也可以通過芯片疊置技術把多個硅器件層堆疊起來,通過硅通孔連接不同層器件,但是這將增加工藝成本,而且受到功耗和散熱問題的限制。一種1TXR的單元結構,可以不疊置硅有源層,而只把電阻疊置起來實現(xiàn)高密度存儲。圖13說明了疊置的1TXR單元結構,圖中以1T4R單元為例。1T4R單元中4個存儲電阻公用一個存取MOS管,電阻的底電極通過通孔連在一起接MOS管的漏極,電阻的頂電極分別連到4條位線。一個單元中的4個電阻分別放在2層,采用4層金屬工藝,金屬1和金屬3作單元中的連線,金屬2和金屬4作位線。這種3維疊置單元只把電阻層疊置,而有源器件不疊置,因此工藝簡單,與標準CMOS工藝兼容。圖14(a)給出了單元陣列結構,單元陣列分成很多塊(圖中虛線框表示一塊單元),每塊陣列中有X列(對于1T4R單元,X=4)Y行,一般選擇Y=X。工作時首先選中字線,編程時源線(SL)接地,局部位線BLi(i=1~4)通過列選擇管連接全局位線GBL,從而接編程電壓Vset,使選中電阻編程為低阻態(tài)。若SL接電壓Vreset,而通過列選擇管控制,使局部位線BLi接地,則使選中電阻復位為高阻態(tài)。由于多個電阻通過一個開關管控制,在寫操作中會引起干擾電流,例如通過選中列的非選中行的電阻經過其他非選中列上的電阻,再經過選中行的電阻到開關管,形成干擾電流路徑,如圖14(b)所示。如果干擾電流路徑上大部分電阻是低阻態(tài),則會引起較大的功耗。另外,干擾電流引起的電壓應力可能造成非選中電阻錯誤編程。為了解決寫干擾問題,可以采取先把單元塊的電阻都復位到高阻態(tài),再對選中電阻編程為低阻。為了避免讀操作中的干擾問題,可以采用對非選字線和位線加偏置電壓(如前面介紹的V/2或V/3方案),但是這將增加功耗。一種新的讀操作方案是在每塊單元陣列中引入一個虛列,當選中這塊里某列的一個電阻讀出時,同時選中虛位線。選中位線上的讀出電流是Is=Iresistor+Isneaking1Iresistor是選中電阻上的電流,Isneaking1是干擾路徑的電流。虛位線上讀出的電流是Id=Idummy+Isneaking2Idummy是虛位線電阻(高電阻)的電流,Isneaking2也是干擾路徑的電流。用Is-Id作為真正的讀出電流,從統(tǒng)計上看Isneaking1=Isneaking2,這樣就可以抵消干擾電流。當讀出電阻是高阻態(tài)則Is≈Id,當讀出電阻是低阻態(tài)則Is>>Id,這樣就可以正確讀出真實的電阻信息。這種1TXR的單元結構比常規(guī)1T1R單元結構節(jié)省很多面積,又不會增加工藝復雜度。1T4R單元占用的硅片面積比常規(guī)1T1R單元小30%。如果采用8層金屬工藝實現(xiàn)1T64R單元(4個電阻層,每層16個電阻),可以比常規(guī)1T1R單元結構的密度提高260%。4wof導電材料的編程模擬如果存儲電阻的I-V(或R-V)特性曲線不是像圖2那樣的陡變,而是使電阻值隨外加電壓線性變化,這樣,就可以用不同的電壓實現(xiàn)多個不同的電阻值。一種基于WOx材料的RRAM可以實現(xiàn)多值存儲。通過工藝改進,可以獲得一個緩變的線性R-V區(qū)域,使電阻-電壓窗口擴大了10倍,這樣就可以實現(xiàn)穩(wěn)定的多值操作。如圖15所示,對WOx電阻加脈沖電壓(脈寬固定在50ns),在1.5V至3.0V編程電壓范圍,電阻值隨編程電壓緩慢線性增加,而在-1.2V電壓下電阻陡峭地下降。利用讀驗證編程算法,實現(xiàn)了4個電阻值的編程操作,從而實現(xiàn)了每單元2位的存儲。WOx電阻材料還有潛力實現(xiàn)每單元3位的存儲,即實現(xiàn)8個電阻值的編程操作。通過實驗證明,在1000次擦寫周期后,4個電阻值保持穩(wěn)定,如圖16。這種基于WOx材料的多值存儲RRAM只比標準CMOS工藝增加一塊掩模板,因此更適合實現(xiàn)高密度存儲器。也有材料可以通過不同的編程電流實現(xiàn)多個電阻值。比如基于HfO2的RRAM,通過控制單元門管的柵壓,實現(xiàn)不同的編程電流,使HfO2電阻