高速低功耗雙尾比較器的設計

高速低功耗雙尾比較器的設計任志德淳5春生【摘要】Inordertooptimizethespeedandpowerofcomparator,anewdoubletailcomparatorhasbeenproposedbasedonanexistingone.Weincreasethespeedofthecomparatorbyadditionalpositivefeedbackpathofcross-cou-pling.Butthenumberofbranchesofthepowertothegroundthenumberofdevicesinthecircuitarereducedtosavepowerconsumption.Simulationresultsshowthatthemaximumoperatingfrequencycanbeprocessedfromtheoriginal1.7GHzto2.5GHz.Thepowerconsumptioncanbesavedsignificantlywiththeincreasingoperatingfre-quency.Whentheoperatingfrequencyisat1.7GHz,theconsumptioncansaveon41.45%,andpowerdelayproductcanincrease62.33%.Theproposedtwo-tailedcomparatorismoresuitableforhigh-speed,low-poweranalog-to-digi-talconversioncircuit.%針對比較器速度和功耗兩大指標的優(yōu)化，對一款新提出的雙尾比較器進行了改善和提高。通過增加交叉耦合式的正反饋通路提高了比較器速度，以減少電源到地的支路條數(shù)和電路中器件個數(shù)來降低功耗。仿真證明，其所能處理的最大輸入信號頻率從原來的1.7GHz提高到了2.5GHz。隨工作頻率的逐漸升高，其節(jié)省的功耗也越來越大。當工作頻率為1.7GHz時，可節(jié)省43.94%的功耗，且功耗延時積提高63.7%。此款雙尾比較器更適用于高速、低功耗的模數(shù)轉換電路之中?！酒诳Q】《電子器件》【年(卷)，期】2015(000)006【總頁數(shù)】4頁(P1312-1315)【關鍵詞】模擬電路設計;雙尾比較器;優(yōu)化設計;高速;低功耗【作者】任志德淳5春生【作者單位】北京工業(yè)大學電子信息與控制工程學院，北京100124;北京工業(yè)大學電子信息與控制工程學院，北京100124【正文語種】中文【中圖分類】TN402隨著人們對便攜式電子器件需求的不斷增加，對器件的功耗、工作電壓、響應速度等性能的要求也越來越嚴格。器件能工作在低壓的優(yōu)勢在于電池的面積和重量均可相對減小，低功耗可延長工作在高頻的電池壽命等［1-2］。模數(shù)轉換器是大多數(shù)電子器件中不可或缺的電路模塊，比較器卻是應用在模數(shù)轉換器中最基本的一個子模塊。比較器的速度、延時、功耗等性能在一定程度上也制約著整個電子器件的性能。比較器是將模擬信號轉換成數(shù)字信號的關鍵模塊，它將一個模擬電壓信號與一個基準電壓相比較，當輸入電壓大于基準電壓時，對應輸出二進制數(shù)字信號1,反之輸出數(shù)字0。并且當輸入電壓的差值增大或者減小時，其輸出電壓的差值保持恒定不變。由于電路結構的復雜以及MOS器件的不匹配和延時的存在導致了比較器的速度、功耗等重要指標面臨著巨大挑戰(zhàn)。此外，隨著芯片幾何尺寸的逐漸減小，低壓操作也顯得至關重要。然而帶有雙尾結構的比較器恰能解決以上問題，它在低壓應用中具有更好的綜合性能。1雙尾比較器對于一個實際的比較器來說，很難實現(xiàn)滿幅輸入輸出的軌到軌操作，但可利用電容對輸入進行簡單的去耦來實現(xiàn)軌到軌操作［3］，但這種方法不僅增加了生產成本，而且由于其C-V特性中體現(xiàn)出了很強的非線性和很大的噪聲干擾，因此這種方法并沒有得到廣泛應用［4］。圖1是一個高速低功耗的雙尾比較器［5］,這種設計結構避免了基于電容的輸入網(wǎng)絡，且既能提高電路的驅動能力（提高了電流），又能提高鎖存器的再生速度［6］。為獲得更大的鎖存器再生速度，將兩個控制晶體管T9和T10以交叉耦合的方式分別并聯(lián)在了T8和T11的兩邊。當時鐘為低電平（Clock=0）時，比較器處于復位模式，晶體管T1和T16均處于截止狀態(tài)以避免產生靜態(tài)功耗，此時T8和T11導通，可將節(jié)點N1、N2迅速拉升至電源電壓Vdd，因此T9和T10也處于截止狀態(tài)。對于晶體管T4和T7,其柵端電壓均為Vdd，因此都處于導通狀態(tài)，進而將兩個輸出端（T4和T7的漏端）拉低至Vss。當時鐘為高電平（Clock=1）時，比較器處于再生模式，此時T1和T16均處于導通狀態(tài)，但在時鐘變?yōu)楦唠娖降乃查g，節(jié)點N1、N2仍為高電平Vdd，因此在此瞬間T8、T9、T10、T11、T14、T15均截止，此后，節(jié)點N1、N2的電壓會隨Vin和Vref的不同而有不同程度的下降。如果Vref大于Vin，則節(jié)點N1的電壓值下降的要比節(jié)點N2快，因為T15提供的電流要比T14的大，導致節(jié)點N1被拉低的速度更快一些。反之亦然!晶體管T17~T24組成一個SR鎖存器，為比較電路提供穩(wěn)定性。前一級的輸出作為SR鎖存器的輸入，Vout1與Vout2是比較器最終的兩個輸出端。圖1傳統(tǒng)雙尾比較器結構圖雖然此款雙尾比較器在低壓操作中擁有較好的綜合性能，但對其電路結構還可做進—步簡化和改善，在速度和功耗等指標上仍有不小的提升空間。2改進的雙尾比較器電路的改進思路主要是通過增加交叉耦合式的正反饋通路提高比較器的速度，通過減少電源到地的支路條數(shù)和電路中器件的個數(shù)來降低功耗。圖中主要由一個CMOS鎖存電路和一個SR鎖存電路構成。其中CMOS鎖存電路由晶體管T1~T12構成，SR鎖存電路由晶體管T13~T20構成。晶體管T1和T12是鎖存電路的延伸雙尾。CMOS鎖存電路用來分辨哪一個輸入信號較大，并對輸入的信號差值進行放大［7］。當Clock1為低電平時，T1和T12導通，當其為高電平時（復位模式）晶體管T1和T12關斷。由于這種拓撲結構具有較少的MOS管層疊堆積，因此與以往其他的動態(tài)比較器相比，其具有更低的操作電壓［5-7］。而對于圖2的雙尾比較器，當Clock1為高電平時，復位階段被激活，這意味著T1和T12都關閉，避免了靜態(tài)功耗的產生。而Clock2作為采樣開關被放置在比較器的輸入之前，并具有兩倍的輸入信號頻率。在再生階段，這些開關均導通，電路的其余輸入斷開［8］。晶體管T8~T11形成NMOS再生電路。T3和T4是PMOS開關，T8和T11是NMOS開關，影響切換時間，可以大大提高比較器響應速度［9-10］。晶體管T13~T20構成一個SR鎖存器，充當一個存儲器，在一個時鐘周期內可保持輸出數(shù)值不變。此SR鎖存器作為模擬輸入和數(shù)字輸出的銜接部分，為比較電路提供了較好的穩(wěn)定性。圖2改進的雙尾比較器結構圖3仿真與對比采用Microwind3.1工具90nm工藝技術在不同的輸入信號頻率下對此雙尾比較器進行了仿真，滿幅電壓為1.2V，軌到軌輸入擺幅為0~1.2V,取Vref=0.6V。仿真時長設定為10ns，對于每一個不同頻率的輸入信號而言，圖1中的采樣時鐘Clock和圖2中的Clock2的頻率均是輸入信號的2倍，以此來保證電路的正常采樣。通過仿真可知，該雙尾比較器較適合的工作頻率范圍為175MHz~2.5GHz。其輸入信號帶寬可達2.3GHz，而之前的傳統(tǒng)雙尾比較器的輸入信號帶寬一般為1.7GHz左右。當比較器工作在0~200MHz內時，傳統(tǒng)比較器的功耗以及功耗延時積稍優(yōu)于本設計［11］。但當輸入信號大于200MHz以后，本設計體現(xiàn)出了明顯優(yōu)勢。首先對于功耗的比較，當輸入信號頻率小于350MHz時，傳統(tǒng)比較器的功耗要優(yōu)于本設計，當大于350MHz時，本設計功耗明顯優(yōu)于傳統(tǒng)比較器。且隨著工作頻率的增加，其節(jié)省的功耗也越來越大。具體比較如表1所示。表1改進前后功耗對比頻率提高百分比12525050010001500170020002500功耗/ijW傳統(tǒng)雙尾比較器14.9330.3356.99112.00159.98178.40NANA本文NAT34.7145.5169.1791.30100.01121.00152.45NA-14.44%20.14%30.24%42.93%43.94%NANA然而功耗并不是衡量比較器電路好壞的唯一因素，我們對其延時和功耗延時積(PDP)也做了進一步的仿真和計算，其中功耗延時積是數(shù)字電子中衡量電路性能好壞的一個重要品質因數(shù)［12］。圖3是輸入信號頻率在1GHz時的仿真圖，在此頻率下，每個開關管的平均延時是91.2ps，功耗為69.17pW，電路中共有18個晶體管，因此電路的功耗延時積(PDP)為35.05X10-17J。比傳統(tǒng)比較器提高了約53.25%的PDP性能。圖3輸入信號為1GHz時的仿真結果不同輸入信號頻率下的PDP的比較如表2所示。表2改進前后延時與PDP對比表頻率/MHz12525050010001500170020002500傳統(tǒng)雙尾比較器平均延時/ps122.0121.5121.5120.5120.5120.5NANAPDP/10-17J91.0490.9077.9374.9874.6271.90NANA本文平均延時/psNA109.0100.191.287.485.581.582.5PDP/10-17JNA77.5558.0234.9828.526.1027.0126.02PDP提高百分比NA14.6925.5553.2562.4163.70NANA從175MHz增至200MHz期間，傳統(tǒng)比較器有較好的功耗延時積，在200MHz時改進的比較器和傳統(tǒng)的比較器的PDP均約為100X10-17J。當輸入信號頻率大于200MHz以后，本設計的PDP開始呈現(xiàn)明顯優(yōu)勢，傳統(tǒng)雙尾比較器的最高工作頻率約為1.7GHz，而改進后的雙尾比較器最高工作頻率可達2.5GHz。4結束語當該款雙尾比較器工作在高頻段時，速度、功耗、PDP等性能方面均有明顯改善。其擁有2.3GHz的輸入信號帶寬，最高輸入信號頻率可達2.5GHz，最多可節(jié)省43.94%的功耗和63.7%的PDP性能。但當其工作在低頻段時，其性能沒有體現(xiàn)明顯優(yōu)勢，這也是本設計的缺點所在，這有待于我們今后進一步研究和探索。綜上所述，本設計更適用于高速、低功耗的模數(shù)轉換電路之中。任志德（1987-），男，漢族，遼寧省鐵嶺市，北京工業(yè)大學碩士研究生，研究方向為模擬集成電路設計， ；郭春生（1980-），男，副教授，碩導，于北京工業(yè)大學工作，主要從事半導體器件結溫實時測量及結溫控制、加速壽命試驗、失效分析等可靠性研究，【相關文獻】[1]PelusoV,VancorenlandP,MarquesAM.A900mVLow-PowerXAA/DConverterwith77dBDynamicRange[J].IEEEJournalofSolid-StateCircuits,1998,33:18871897.[2]RohH,ChoiY,RohJ.A89dBDR457W20kHzBandwidthDelta-SigmaModulatorwithGain-BoostingOTAs[J].AnalogIntegratedCircuitsandSignalsProcessing,2010,64:173-182.[3]WuJ.T,WooleyBA.A100MHzPipelinedCMOSComparator[J].IEEEJournalSolid-StateCircuits,1988,23(6):1379-1386.[4]RivoirR,MalobertiF.A1mVResolution,10MS/sRail-to-RailComparatorin0.5pmLow-VoltageCMOSDigitalProcess[C]//IEEEInternationalSymposiumonCircuitsandSystems,1997:461-464.[5]Babayan-MashhadiS,RezaLotfi.AnalysisandDesignofaLow-VoltageLow-PowerDouble-TailComparator[J].IEEETransac-tionsonVeryLargeScaleIntegrationSystems,2013,22(22):343-352[6]KhosrovDS.ANewOffsetCancelledLatchComparatorforHigh-Speed,Low-PowerADCs[C]//IEEEAsiaPacificConferenceonCircuitsandSystems,2010:13-16.[7]WangRiyan,LiKaihang,ZhangJianqin.AHigh-SpeedHigh-Res-olutionLatchComparatorforPipelineAnalog-to-DigitalConvert-ers[C]//IEEEInternationalWorkshop,2007:28-31.[8]FigueiredoPM,VitalJC.LowKickbackNoiseTechniquesforCMOSLatchedComparators[C]//InternationalSymposiumonCir-cuitsandSystems,2004(1):537-540.[9]LeH