基于FPGA的高速PCB的設計

基于FPGA的高速PCB的設計隨著現(xiàn)場可編程門陣列(FPGA)已發(fā)展成為真正的可編程系統(tǒng)級芯片，利用這些芯片設計印制電路板(PCB)的任務變得愈加復雜。要完全實現(xiàn)FPGA的功能，需要對PCB板進行精心設計。采用高速FPGA進行設計時，在板開發(fā)之前和開發(fā)期間對若干設計問題進行考慮是十分重要的。由于I/O的信號的快速切換會導致噪聲產(chǎn)生、信號反射、串擾、EMI問題，所以設計時必須注意：（一）電源過濾和分布

所有電路板和器件上干凈、平臺分布電源Vcc可以減少系統(tǒng)噪聲。濾除由供電源處產(chǎn)生的低頻（<1kHz）噪聲，建議就近供電源入口處放置100uF的電解電容；若使用電壓調整器，直接放置電容到最終給器件供電的Vcc處。電容不經(jīng)濾除供電源產(chǎn)生的低頻噪聲，而且也能為許多輸出切換同時發(fā)生時提供額外的電流。另一種濾除供電源噪聲的方法是串入一個鐵氧體磁珠，并就近磁珠放置一個10uf～100uF的旁路電容。一個合理的終端、布局、濾波的設計不需要磁珠，使用一個0歐姆的電阻取代即可。為了濾除器件中的高頻噪聲，建議就近Vcc和GND放置退耦電容。電源分布也會影響系統(tǒng)噪聲?？偩€分布的電源和電源面（獨立電源層）都會散布電源到PCB中。通常兩層板的電源采用總線分布式，PCB的密度限制了走線寬度，電源總線有DC阻抗，總線上最后的元件接收到Vcc可能會被削減了最多0.5V。因此，建議使用獨立的電源層傳播電源，可以有效降低DC阻抗。關于模擬電源和數(shù)字電源，如果無法做到使用獨立的層，那么應該進行電源平面的切割。圖2就是PLL電源供電隔離的例子。減少電源分布產(chǎn)生的系統(tǒng)噪聲：

1.為平坦式電源分布使用獨立的模擬電源供電；

2.PLL電源供電避免走線和多信號層；

3.靠近PLL電源供電面仿真一個地層面；

4.只能把模擬和數(shù)字元件放置在它們相應的地平面上；

5.使用磁珠隔離PLL供電源和數(shù)字供電源。（二）傳輸線和信號走線

快速切換導致噪聲產(chǎn)生、信號反射、串擾、地反彈的不同程度，取決于PCB原材料結構特性。PCB板的介電常數(shù)Er，

決定了信號在板上的傳輸速率，下面的公式即介電常數(shù)和信號傳播速率的關系（C=光速=3×(10的8次方)m/s）：

Vp=C/(Er開根號)

計算信號在PCB板上的傳播延時Tpd=l/Vp。

一條信號走線是采樣集總線還是分布線取決于信號切換時間（Tr）是否大于4被的Tpd。

集總線：Tr>4×Tpd

分布線：Tr<4×Tpd微波傳輸線和帶狀傳輸線的走線如下：（三）時鐘信號布線

推薦以下的時鐘布線技巧：

1.避免過多的繞轉，時鐘走線應該盡可能的走直線；

2.盡量讓時鐘信號只走一個信號層；

3.時鐘信號傳輸中避免打過孔，因為過孔會導致阻抗變化和反射；

4.以微波傳輸線方式走時鐘信號線（頂層更合適）；

5.靠近外層布地面以最小化噪聲干擾，如果你使用內層走時鐘信號，使用地平面夾著一減少延時；

6.合適的終結時鐘信號線。（四）差分信號走線

推薦以下的差分信號走線技巧：

1.保證圖中的D>2S以最小化串擾；

2.在信號離開器件后，盡可能的靠近兩條差分信號對，最小化信號反射；

3.在兩條差分信號對的整個走線過程中保持恒定的距離；

4.保持兩條差分信號對的走線長度一致，最小化偏斜和相位差異；

5.避免使用過孔，最小化匹配阻抗和感應系數(shù)。（五）阻抗匹配和終端設計

為了消除信號反射，源阻抗Zs必須等于走線阻抗Zo，也必須等于負載阻抗ZL。負載阻抗通常會高于走線阻抗，走線阻抗高于源阻抗。為了消除信號反射，串入或者并入一些電阻達到ZL或Zs與Zo相匹配。并行方式很多，下面介紹常用的串行匹配方式。串行匹配電阻主要是為了削弱次級反射。經(jīng)驗值推薦為33歐姆。例如我們常在時鐘信號的走線上串入一個33歐姆的電阻。（六）串擾

串擾是指并行走線之間有害的耦合。兩種類型的串擾：前向（電容性的）和后向（感應性的）。前向串擾主要