C到VHDL的編譯器設(shè)計與實現(xiàn)詳解

C到VHDL的編譯器設(shè)計與實現(xiàn)詳解隨著微電子技術(shù)和超大規(guī)模集成電路技術(shù)的高速發(fā)展，進行電子系統(tǒng)設(shè)計時的系統(tǒng)復(fù)雜度不斷加大，系統(tǒng)軟件硬件的異構(gòu)度提高，軟件在系統(tǒng)中所占的比例也越來越大。傳統(tǒng)的設(shè)計方法在進行電子系統(tǒng)設(shè)計時，一般先由系統(tǒng)工程師設(shè)計整個系統(tǒng)的架構(gòu)，畫出系統(tǒng)框圖（包括各個模塊），再用高級編程語言（一般是C/C++/JAVA）實現(xiàn)各個模塊的算法，然后進行整個系統(tǒng)的仿真，確定系統(tǒng)的最佳結(jié)構(gòu)、最佳實現(xiàn)算法及其它相關(guān)參數(shù)。待系統(tǒng)模型確定以后，進行系統(tǒng)軟硬件分割設(shè)計，但由于缺乏統(tǒng)一的軟硬件協(xié)同設(shè)計驗證平臺，大多只能根據(jù)經(jīng)驗來定義軟件和硬件部分各自應(yīng)完成的功能。對于整個系統(tǒng)的功能和行為，在設(shè)計最初階段，描述時尚無硬件的概念，經(jīng)過軟硬件劃分之后，將系統(tǒng)規(guī)范描述分成軟件實現(xiàn)和硬件實現(xiàn)兩部分。雖然VHDL等語言也支持算法級描述，但是大部分硬件描述語言HDL（HardwareDescriptionLanguage）如VHDL、Verilog等基本上還是面向硬件的描述，面向較低的硬件抽象等級。同時由于高級編程語言（C/C++/JAVA）不能描述硬件設(shè)計中的時間、延遲、信號等物理信息，與后續(xù)的硬件設(shè)計不兼容，硬件部分需重新用VHDL、Verilog等硬件描述語言來設(shè)計，造成大量的設(shè)計重復(fù)，也增加了系統(tǒng)設(shè)計的復(fù)雜度。另外，許多要用硬件實現(xiàn)的功能，例如快速傅立葉變換FFT、掃描線算法、消隱算法等成熟而又常用的算法都有現(xiàn)成、完善的C語言描述，如果可以復(fù)用這些資源將節(jié)省大量的系統(tǒng)設(shè)計時間。很多EDA工具只能理解HDL語言的描述，它是設(shè)計者和系統(tǒng)之間的界面，設(shè)計者通過HDL語言將自己的設(shè)計方案告訴EDA工具，在EDA工具的幫助下進行模擬、綜合和驗證。所以系統(tǒng)設(shè)計中用C語言的描述要轉(zhuǎn)換為HDL語言才能被EDA工具接受。在眾多HDL語言中，VHDL語言是被廣泛使用的，因此設(shè)計和實現(xiàn)一個從C語言轉(zhuǎn)換到VHDL語言的編譯器具有重要意義和很大的實用價值。C與VHDL的語言特征C語言是目前國際上廣泛流行的一種計算機高級語言，適合于作為系統(tǒng)描述語言，既可用來編寫系統(tǒng)軟件，也可用來編寫應(yīng)用軟件。C語言是在B語言的基礎(chǔ)上發(fā)展起來的，既保持了B語言的優(yōu)點（精練，接近硬件），又克服了其缺點（過于簡單，數(shù)據(jù)無類型等）。后來，C語言多次作了改進。1978年后，C語言已先后移植到大、中、小、微型機上，并獨立于UNIX和PDP。1983年，美國國家標(biāo)準(zhǔn)化協(xié)會（ANSI）對C語言的各種版本進行綜合和擴充，制定了新的標(biāo)準(zhǔn)，稱為ANSIC?？偟恼f來，C語言適合描述過程和算法，它的運行環(huán)境是圖靈機模型。它具有很多靈活的描述方式，具有較高的抽象能力，不區(qū)分函數(shù)和過程。數(shù)組的定義以及對指針的靈活應(yīng)用大大方便了程序的書寫，同時因其是為開發(fā)軟件而設(shè)計的語言，因而更善于描述串行程序。但是由于其不能體現(xiàn)硬件設(shè)計中的時間、延遲、信號等物理特性，硬件模塊部分需重新用硬件描述語言來設(shè)計，與后續(xù)設(shè)計缺乏連貫性，也增加了系統(tǒng)設(shè)計的復(fù)雜度。VHDL（Very-High-SpeedIntegratedCircuitHardwareDe2scriptionLanguage）語言是目前應(yīng)用較廣泛的一種硬件描述語言，被IEEE（TheInstituteofElectricalandElectricEngineers）和美國國防部確定為標(biāo)準(zhǔn)硬件描述語言，并得到了眾多EDA公司的支持，在電子工程領(lǐng)域已成為事實上的通用硬件描述語言。VHDL既可以結(jié)構(gòu)化的分層次的描述電路結(jié)構(gòu)特性，也可以表示電路輸入輸出信號的關(guān)系特性，還可以描述和芯片布圖有關(guān)的幾何特性。它是一種較規(guī)整的語言，適合于描述并發(fā)程序。但是由于其最初目的并非是為電路設(shè)計的，而是用來描述電路的，因此它不適合進行系統(tǒng)級的軟件設(shè)計和算法設(shè)計，特別是現(xiàn)在系統(tǒng)中越來越多的功能由軟件來完成時。設(shè)計方案C語言和VHDL語言是兩種面向不同領(lǐng)域，各有所長的語言，設(shè)計與實現(xiàn)一個C到VHDL的編譯器即是把要用硬件來實現(xiàn)的C語言算法描述翻譯成VHDL語言的行為描述。為了完成從C語言向VHDL的編譯轉(zhuǎn)換，首先用Lex和Yacc完成詞法分析和語法分析。在語法分析的時候生成一棵C的語法樹，，并在自下而上生成語法樹的過程中收集綜合屬性。同時在此過程中進行語義分析———只分析和翻譯與編譯轉(zhuǎn)換有關(guān)的信息，那些與C語言本身有關(guān)的語義則不做分析，比如是否有變量被重復(fù)定義等。在語法樹的展開過程中向下傳遞繼承屬性并進行轉(zhuǎn)化，將C的規(guī)約規(guī)則翻譯為相應(yīng)的VHDL規(guī)約規(guī)則。圖1C到VHDL的編譯器實現(xiàn)過程編譯器的具體設(shè)計與實現(xiàn)過程見圖1。在語法分析的過程中生成一棵語法樹———多叉樹，其葉子節(jié)點記錄C程序中的單詞，并記錄單詞的位置、屬性、值等，非葉子節(jié)點記錄C語言的規(guī)約規(guī)則以及要傳遞的屬性———包括綜合屬性和繼承屬性。由于C語言較靈活而VHDL語言較規(guī)整，因此這里只選擇一定范圍內(nèi)的較常用的C語言語法子集進行轉(zhuǎn)換;因為VHDL只有可綜合子集可以實現(xiàn)，所以在轉(zhuǎn)換時必須考慮可綜合子集的限制;并且VHDL語言的數(shù)據(jù)類型有限，我們必須編寫擴充數(shù)據(jù)類型的VHDL程序包，在展開語法樹完成轉(zhuǎn)換過程中用來描述復(fù)雜的邏輯。轉(zhuǎn)換過程由于C語言善于描述串行程序而VHDL適合描述并發(fā)程序，因此對于C程序中的非main函數(shù)轉(zhuǎn)化為VHDL中的函數(shù)（有返回值的）和過程（無返回值的）;對于main函數(shù)，將main函數(shù)的參數(shù)作為entity的輸入信號，將main的返回值作為entity的輸出信號，將main的函數(shù)體作為architecture的一個process。雖然VHDL通常描述并發(fā)程序，但其子程序和process仍是順序執(zhí)行的，與C語言的原始描述一致。具體函數(shù)對應(yīng)情況見表1。轉(zhuǎn)換過程中，通過分析兩種語言的差別，對于C語言的一些獨特、靈活的描述方式———指針、類型轉(zhuǎn)化、連等、i++和++i的處理、數(shù)組、逗號表達式等方面的正確翻譯比較關(guān)鍵和重要。對于C語言中的指針，要將它在C語言中的作用完全翻譯到VHDL比較困難，因為C語言的指針實質(zhì)上是與地址、與內(nèi)存的分配有關(guān)。而VHDL作為一種描述硬件的語言，不存在地址的概念。因此在具體轉(zhuǎn)換中將指針類型翻譯為整數(shù)類型，并記錄所指向數(shù)組的名字，整數(shù)值表示指向數(shù)組中的第幾個元素。由于C的高維指針經(jīng)過內(nèi)存分配所得到，在VHDL中很難實現(xiàn)，因此初步實現(xiàn)一維指針，而帶高維指針的C程序可以轉(zhuǎn)換為一維指針來實現(xiàn)。對于i++和++i，翻譯i++時先記錄哪些變量要經(jīng)過這類操作，在完成對表達式的翻譯后再處理。而翻譯++i時因為變量值立刻變化，因此在翻譯時必須將一個完整的表達式分開，并引入臨時變量來處理。相對于C語言中靈活的類型轉(zhuǎn)化，VHDL則嚴(yán)格的多，不允許不同類型之間運算。由于C語言沒有boolean類型，而VHDL語言有boolean類型，所以在條件表達式中要將整數(shù)或其它類型的數(shù)轉(zhuǎn)換為boolean類型。同時，在處理C中整數(shù)的邏輯運算時，必須先將整數(shù)轉(zhuǎn)換為VHDL的Bit-Vector來運算，計算后再轉(zhuǎn)換回來。另外，由于C語言不區(qū)分函數(shù)和過程，但是VHDL嚴(yán)格區(qū)分，而且函數(shù)只能出現(xiàn)在表達式中，因此對于沒有出現(xiàn)在表達式中的函數(shù)調(diào)用，翻譯時要將其放在一個臨時表達式中，賦值給一個臨時變量。測試及分析為了測試本文提出的設(shè)計方案的正確性和有效性，在設(shè)計過程中選取了一些常用的數(shù)字電路系統(tǒng)來比較C源程序和VHDL目標(biāo)程序的功能一致性。例如對于一個無控制端口的加法器電路，其電路示意圖見圖2該加法器不帶任何控制端口，有兩個輸入端口in1和in2，一個輸出端口pout，它們的類型皆為位向量。當(dāng)輸入信號中有任何一個或者兩個都發(fā)生變化時，進程就要再重新執(zhí)行一遍。從電路功能的角度來理解：只要在輸入端有新的數(shù)據(jù)輸入，那么加法器必然要重新開始工作，將新的數(shù)值相加并送到輸出端口，這樣不斷地進行加法操作。對于加法器電路的C語言描述如下利用本文提出的設(shè)計方案對實現(xiàn)加法器功能的C語言程序進行編譯轉(zhuǎn)換，得到轉(zhuǎn)換后的目標(biāo)程序———VHDL程序如下：通過分析編譯轉(zhuǎn)換后的目標(biāo)程序的語法語義和功能證明轉(zhuǎn)換方案是正確和有效的。由于用C語言進行算法和程序設(shè)計，可以大大提高系統(tǒng)描述的層次和系統(tǒng)設(shè)計效率，并