ZYNQ數(shù)據(jù)交互通路PS和PL的連接技術(shù)

ZYNQ數(shù)據(jù)交互通路PS和PL的連接技術(shù)ZYNQ作為首款將高性能ARMCortex-A系列處理器與高性能FPGA在單芯片內(nèi)緊密結(jié)合的產(chǎn)品，為了實(shí)現(xiàn)ARM處理器和FPGA之間的高速通信和數(shù)據(jù)交互，發(fā)揮ARM處理器和FPGA的性能優(yōu)勢，需要設(shè)計(jì)高效的片內(nèi)高性能處理器與FPGA之間的互聯(lián)通路。因此，如何設(shè)計(jì)高效的PL和PS數(shù)據(jù)交互通路是ZYNQ芯片設(shè)計(jì)的重中之重，也是產(chǎn)品設(shè)計(jì)的成敗關(guān)鍵之一。主要介紹PS和PL的連接，了解PS和PL之間連接的技術(shù)。其實(shí)，在具體設(shè)計(jì)中我們往往不需要在連接這個(gè)地方做太多工作，我們加入IP核以后，系統(tǒng)會(huì)自動(dòng)使用AXI接口將我們的IP核與處理器連接起來，我們只需要再做一點(diǎn)補(bǔ)充就可以了。不過，這部分概念還是了解比較好。AXI接口標(biāo)準(zhǔn)介紹AXI是Xilinx從6系列的FPGA開始引入的一個(gè)接口協(xié)議，主要描述了主設(shè)備和從設(shè)備之間的數(shù)據(jù)傳輸方式。在ZYNQ中繼續(xù)使用，版本是AXI4，所以我們經(jīng)常會(huì)看到AXI4.0，ZYNQ內(nèi)部設(shè)備都有AXI接口。其實(shí)AXI就是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture）的一個(gè)部分，是一種高性能、高帶寬、低延遲的片內(nèi)總線，也用來替代以前的AHB和APB總線。第一個(gè)版本的AXI（AXI3）包含在2003年發(fā)布的AMBA3.0中，AXI的第二個(gè)版本AXI（AXI4）包含在2010年發(fā)布的AMBA4.0之中。AXI協(xié)議主要描述了主設(shè)備和從設(shè)備之間的數(shù)據(jù)傳輸方式，主設(shè)備和從設(shè)備之間通過握手信號建立連接。當(dāng)從設(shè)備準(zhǔn)備好接收數(shù)據(jù)時(shí)，會(huì)發(fā)出READY信號。當(dāng)主設(shè)備的數(shù)據(jù)準(zhǔn)備好時(shí)，會(huì)發(fā)出和維持VALID信號，表示數(shù)據(jù)有效。數(shù)據(jù)只有在VALID和READY信號都有效的時(shí)候才開始傳輸。當(dāng)這兩個(gè)信號持續(xù)保持有效，主設(shè)備會(huì)繼續(xù)傳輸下一個(gè)數(shù)據(jù)。主設(shè)備可以撤銷VALID信號，或者從設(shè)備撤銷READY信號終止傳輸。AXI的協(xié)議如圖1，T2時(shí)，從設(shè)備的READY信號有效，T3時(shí)主設(shè)備的VILID信號有效，數(shù)據(jù)傳輸開始。圖1AXI握手時(shí)序圖在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三種總線，通過表1，我們可以看到這三中AXI接口的特性。表1AXI接口分類AXI-Lite：具有輕量級，結(jié)構(gòu)簡單的特點(diǎn)，適合小批量數(shù)據(jù)、簡單控制場合。不支持批量傳輸，讀寫時(shí)一次只能讀寫一個(gè)字（32bit）。主要用于訪問一些低速外設(shè)和外設(shè)的控制。AXI4：接口和AXI-Lite差不多，只是增加了一項(xiàng)功能就是批量傳輸，可以連續(xù)對一片地址進(jìn)行一次性讀寫。也就是說具有數(shù)據(jù)讀寫的burst功能。上面兩種均采用內(nèi)存映射控制方式，即ARM將用戶自定義IP編入某一地址進(jìn)行訪問，讀寫時(shí)就像在讀寫自己的片內(nèi)RAM，編程也很方便，開發(fā)難度較低。代價(jià)就是資源占用過多，需要額外的讀地址線、寫地址線、讀數(shù)據(jù)線、寫數(shù)據(jù)線、寫應(yīng)答線這些信號線。AXI-Stream：這是一種連續(xù)流接口，不需要地址線（很像FIFO，一直讀或一直寫就行）。對于這類IP，ARM不能通過上面的內(nèi)存映射方式控制（FIFO根本沒有地址的概念），必須有一個(gè)轉(zhuǎn)換裝置，例如AXI-DMA模塊來實(shí)現(xiàn)內(nèi)存映射到流式接口的轉(zhuǎn)換。AXI-Stream適用的場合有很多：視頻流處理；通信協(xié)議轉(zhuǎn)換；數(shù)字信號處理；無線通信等。其本質(zhì)都是針對數(shù)值流構(gòu)建的數(shù)據(jù)通路，從信源（例如ARM內(nèi)存、DMA、無線接收前端等）到信宿（例如HDMI顯示器、高速AD音頻輸出，等）構(gòu)建起連續(xù)的數(shù)據(jù)流。這種接口適合做實(shí)時(shí)信號處理。AXI4和AXI4-Lite接口包含5個(gè)不同的通道：ReadAddressChannelWriteAddressChannelReadDataChannelWriteDataChannelWriteResponseChannel其中每個(gè)通道都是一個(gè)獨(dú)立的AXI握手協(xié)議。下面兩個(gè)圖分別顯示了讀和寫的模型：圖2AXI讀數(shù)據(jù)通道圖3AXI寫數(shù)據(jù)通道ZYNQ的AXI資源在ZYNQ芯片內(nèi)部用硬件實(shí)現(xiàn)了AXI總線協(xié)議，包括9個(gè)物理接口，分別為AXI-GP0~AXI-GP3，AXI-HP0~AXI-HP3，AXI-ACP接口。AXI_ACP接口，是ARM多核架構(gòu)下定義的一種接口，中文翻譯為加速器一致性端口，用來管理DMA之類的不帶緩存的AXI外設(shè)，PS端是Slave接口。AXI_HP接口，是高性能/帶寬的AXI3.0標(biāo)準(zhǔn)的接口，總共有四個(gè)，PL模塊作為主設(shè)備連接。主要用于PL訪問PS上的存儲器（DDR和On-ChipRAM）AXI_GP接口，是通用的AXI接口，總共有四個(gè)，包括兩個(gè)32位主設(shè)備接口和兩個(gè)32位從設(shè)備接口。AXI接口分布圖如下圖4所示：圖4AXI接口分布圖可以看到，只有兩個(gè)AXI-GP是MasterPort，即主機(jī)接口，其余7個(gè)口都是SlavePort（從機(jī)接口）。主機(jī)接口具有發(fā)起讀寫的權(quán)限，ARM可以利用兩個(gè)AXI-GP主機(jī)接口主動(dòng)訪問PL邏輯，其實(shí)就是把PL映射到某個(gè)地址，讀寫PL寄存器如同在讀寫自己的存儲器。其余從機(jī)接口就屬于被動(dòng)接口，接受來自PL的讀寫，逆來順受。另外這9個(gè)AXI接口性能也是不同的。GP接口是32位的低性能接口，理論帶寬600MB/s，而HP和ACP接口為64位高性能接口，理論帶寬1200MB/s。有人會(huì)問，為什么高性能接口不做成主機(jī)接口呢？這樣可以由ARM發(fā)起高速數(shù)據(jù)傳輸。答案是高性能接口根本不需要ARMCPU來負(fù)責(zé)數(shù)據(jù)搬移，真正的搬運(yùn)工是位于PL中的DMA控制器。PL端的AXI接口設(shè)計(jì)位于PS端的ARM直接有硬件支持AXI接口，而PL則需要使用邏輯實(shí)現(xiàn)相應(yīng)的AXI協(xié)議。Xilinx在Vivado開發(fā)環(huán)境里提供現(xiàn)成IP如AXI-DMA，AXI-GPIO，AXI-Dataover，AXI-Stream都實(shí)現(xiàn)了相應(yīng)的接口，使用時(shí)直接從Vivado的IP列表中添加即可實(shí)現(xiàn)相應(yīng)的功能。下圖為Vivado下的各種DMAIP：圖5AXIDMAIP核下面為幾個(gè)常用的AXI接口IP的功能介紹：AXI-DMA：實(shí)現(xiàn)從PS內(nèi)存到PL高速傳輸高速通道AXI-HP《----》AXI-Stream的轉(zhuǎn)換AXI-FIFO-MM2S：實(shí)現(xiàn)從PS內(nèi)存到PL通用傳輸通道AXI-GP《-----》AXI-Stream的轉(zhuǎn)換AXI-Datamover：實(shí)現(xiàn)從PS內(nèi)存到PL高速傳輸高速通道AXI-HP《----》AXI-Stream的轉(zhuǎn)換，只不過這次是完全由PL控制的，PS是完全被動(dòng)的。AXI-VDMA：實(shí)現(xiàn)從PS內(nèi)存到PL高速傳輸高速通道AXI-HP《----》AXI-Stream的轉(zhuǎn)換，只不過是專門針對視頻、圖像等二維數(shù)據(jù)的。AXI-CDMA：這個(gè)是由PL完成的將數(shù)據(jù)從內(nèi)存的一個(gè)位置搬移到另一個(gè)位置，無需CPU來插手。有時(shí)，用戶需要開發(fā)自己定義的IP同PS進(jìn)行通信，這時(shí)可以利用向?qū)蓪?yīng)的IP。用戶自定義IP核可以擁有AXI-Lite，AXI4，AXI-Stream，PLB和FSL這些接口。后兩種由于ARM這一端不支持，所以不用。有了上面的這些官方IP和向?qū)傻淖远xIP，用戶其實(shí)不需要對AXI時(shí)序了解太多（除非確實(shí)遇到問題），因?yàn)閄ilinx已經(jīng)將和AXI時(shí)序有關(guān)的細(xì)節(jié)都封裝起來，用戶只需要關(guān)注自己的邏輯實(shí)現(xiàn)即可。AXIInterconnectAXI協(xié)議嚴(yán)格的講是一個(gè)點(diǎn)對點(diǎn)的主從接口協(xié)議，當(dāng)多個(gè)外設(shè)需要互相交互數(shù)據(jù)時(shí)，我們需要加入一個(gè)AXIInterconnect模塊，也就是AXI互聯(lián)矩陣，作用是提供將一個(gè)或多個(gè)AXI主設(shè)備連接到一個(gè)或多個(gè)AXI從設(shè)備的一種交換機(jī)制（有點(diǎn)類似于交換機(jī)里面的交換矩陣）。這個(gè)AXIInterconnectIP核最多可以支持16個(gè)主設(shè)備、16個(gè)從設(shè)備，如果需要更多的接口，可以多加入幾個(gè)IP核。AXIInterconnect基本連接模式有以下幾種：N-to-1Interconnect1-to-NInterconnectN-to-MInterconnect（CrossbarMode）N-to-MInterconnect（SharedAccessMode）圖6多對一的情況圖7一對多的情況圖8多對多讀寫地址通道圖9多對多讀寫數(shù)據(jù)通道ZYNQ內(nèi)部的AXI接口