實(shí)驗(yàn)三 幾種邏輯功能描述電路設(shè)計(jì)_第1頁(yè)
實(shí)驗(yàn)三 幾種邏輯功能描述電路設(shè)計(jì)_第2頁(yè)
實(shí)驗(yàn)三 幾種邏輯功能描述電路設(shè)計(jì)_第3頁(yè)
實(shí)驗(yàn)三 幾種邏輯功能描述電路設(shè)計(jì)_第4頁(yè)
實(shí)驗(yàn)三 幾種邏輯功能描述電路設(shè)計(jì)_第5頁(yè)
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EDA課程實(shí)驗(yàn)三三種邏輯功能電路描述方法設(shè)計(jì)EDA課組一、實(shí)驗(yàn)?zāi)康模?、學(xué)習(xí)三種邏輯功能電路描述方法；2、學(xué)習(xí)典型電路設(shè)計(jì)；二、實(shí)驗(yàn)內(nèi)容1、學(xué)習(xí)結(jié)構(gòu)、數(shù)據(jù)流和行為描述語(yǔ)句的功能電路設(shè)計(jì)方法。2、學(xué)習(xí)數(shù)據(jù)選擇器、加法器和編譯碼設(shè)計(jì)。三、實(shí)驗(yàn)原理1、結(jié)構(gòu)描述方法調(diào)用軟件平臺(tái)內(nèi)部的門(mén)元件，通過(guò)電路邏輯結(jié)構(gòu)功能進(jìn)行設(shè)計(jì)的方法。調(diào)用門(mén)元件的格式為：門(mén)元件名字<例化的門(mén)名字>（<端口列表>）其中普通門(mén)的端口列表按下面的順序列出：（輸出，輸入1，輸入2，輸入3……）；比如：與門(mén)格式and

a1(out,in1,in2,in3); //三輸入與門(mén)非門(mén)not需注意的是：它們?cè)试S有多個(gè)輸出，但只能有一個(gè)輸入。比如：notN1(out1,out2,in); //1個(gè)輸入in，2個(gè)輸出out1,out2下面是一下邏輯門(mén)符號(hào)：Verilog的內(nèi)置門(mén)元件如用基本邏輯門(mén)結(jié)構(gòu)設(shè)計(jì)的4選1MUX原理圖四選一in1in2in3in4outs0,s1S0,S1out0,0in10,1in21,0in3,1in4modulemux4_1a(out,in1,in2,in3,in4,s0,s1);inputin1,in2,in3,in4,s0,s1;outputout;wire

s0_n,s1_n,w,x,y,z;not(s0_n,s0),(s1_n,s1);and(w,in1,s0_n,s1_n),(x,in2,s0_n,s1), (y,in3,s0,s1_n),(z,in4,s0,s1);or(out,w,x,y,z);end

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