FPGA基礎(chǔ)知識問答500問連載 （三）

FPGA基礎(chǔ)知識問答500問連載（三）Q28：你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎？常用邏輯電平：TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一種答案是：常用邏輯電平：12V，5V，3.3V。TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.ttl的為:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.用cmos可直接驅(qū)動ttl;加上拉電阻后,ttl可驅(qū)動cmos.1、當TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅(qū)動能力，有的單片機管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動電流考慮應(yīng)當足夠?。浑娮栊?，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。OC門電路必須加上拉電阻，以提高輸出的搞電平值。OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作驅(qū)動（例如控制一個LED）灌電流工作時就可以不加上拉電阻OC門可以實現(xiàn)“線與”運算OC門就是集電極開路輸出總之加上拉電阻能夠提高驅(qū)動能力。Q29：IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)別？同步復(fù)位在時鐘沿采復(fù)位信號，完成復(fù)位動作。異步復(fù)位不管時鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作。異步復(fù)位對復(fù)位信號要求比較高，不能有毛刺，如果其與時鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。Q30：MOORE與MEELEY狀態(tài)機的特征？Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關(guān),且只在時鐘邊沿到來時才會有狀態(tài)變化。

Mealy狀態(tài)機的輸出不僅與當前狀態(tài)值有關(guān),而且與當前輸入值有關(guān)。Q31：多時域設(shè)計中,如何處理信號跨時域？不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響。信號跨時鐘域同步：當單個信號跨時鐘域時，可以采用兩級觸發(fā)器來同步；數(shù)據(jù)或地址總線跨時鐘域時可以采用異步fifo來實現(xiàn)時鐘同步；第三種方法就是采用握手信號。Q32：說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點？靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中。動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；Q33：一個四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing.？關(guān)鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。（為什么？）Q35：為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大?和載流