實(shí)驗(yàn)二+組合邏輯電路設(shè)計(jì)1

實(shí)驗(yàn)五組合邏輯電路設(shè)計(jì)（此項(xiàng)實(shí)驗(yàn)為設(shè)計(jì)性實(shí)驗(yàn)）設(shè)計(jì)性綜合實(shí)驗(yàn)要求：根據(jù)設(shè)計(jì)任務(wù)要求，從單元電路的設(shè)計(jì)開(kāi)始選擇設(shè)計(jì)方案。根據(jù)設(shè)計(jì)要求和已知條件，計(jì)算出元件參數(shù)，并選擇合適的元件，最后畫(huà)出總電路圖。通過(guò)安裝調(diào)試，實(shí)現(xiàn)設(shè)計(jì)中要求的全部功能。寫(xiě)出完整的設(shè)計(jì)性綜合實(shí)驗(yàn)報(bào)告，包括調(diào)試中出現(xiàn)異?，F(xiàn)象的分析和討論。一、 實(shí)驗(yàn)?zāi)康恼莆战M合邏輯電路的設(shè)計(jì)方法。能夠熟練的、合理的選用集成電路器件。提高電路布局、布線及檢查和排除故障的能力。培養(yǎng)書(shū)寫(xiě)設(shè)計(jì)性綜合實(shí)驗(yàn)報(bào)告的能力。二、 設(shè)計(jì)任務(wù)與要求設(shè)計(jì)一個(gè)一位半加器和全加器。設(shè)計(jì)一個(gè)對(duì)兩個(gè)兩位無(wú)符號(hào)的二進(jìn)制數(shù)M、N比較大小的電路（只要求設(shè)計(jì)出M>N的電路）。對(duì)所設(shè)計(jì)電路進(jìn)行連接、驗(yàn)證，并寫(xiě)出結(jié)果。三、 實(shí)驗(yàn)原理及參考電路組合邏輯電路是最常見(jiàn)的邏輯電路，其特點(diǎn)是在任何時(shí)刻電路的輸出信號(hào)僅取決于該時(shí)刻的輸入信號(hào)，而與信號(hào)作用前電路原來(lái)所處的狀態(tài)無(wú)關(guān)。組合邏輯電路設(shè)計(jì)的一般步驟如圖5-1所示。圖5—1組合邏輯電路設(shè)計(jì)流程圖根據(jù)設(shè)計(jì)任務(wù)的要求建立輸入、輸出變量，并列出真值表，然后用邏輯代數(shù)或卡諾圖化簡(jiǎn)法求出簡(jiǎn)化的邏輯表達(dá)式，并按實(shí)際選用邏輯門(mén)的類(lèi)型修改邏輯表達(dá)式。根據(jù)簡(jiǎn)化后的邏輯表達(dá)式，畫(huà)出邏輯圖，用標(biāo)準(zhǔn)器件構(gòu)成邏輯電路。最后用實(shí)驗(yàn)來(lái)驗(yàn)證設(shè)計(jì)的正確性。

組合邏輯電路的設(shè)計(jì)過(guò)程用“與非”門(mén)設(shè)計(jì)一個(gè)表決電路。當(dāng)四個(gè)輸入端中有三個(gè)或四個(gè)為“1”時(shí)，輸出端才為“1”。設(shè)計(jì)步驟：根據(jù)題意列出真值表如表5-1所示，再填入卡諾圖表5-2中。由卡諾圖得出邏輯表達(dá)式，并簡(jiǎn)化成“與非”的形式Y(jié)=ABC+BCD+ACD+ABD=((ABC)(BCD)'(ACD)\ABC)')'根據(jù)邏輯表達(dá)式畫(huà)出用“與非門(mén)”構(gòu)成的邏輯電路如圖5-2所示。\pABC\00\pABC\000111100001111111101圖5-2表決電路邏輯圖表5-1D0000000011111111A0000111100001111B0011001100110011C0101010101010101Y0000000100010111d.用實(shí)驗(yàn)驗(yàn)證邏輯功能在實(shí)驗(yàn)裝置適當(dāng)位置選定三個(gè)14P插座，按照集成塊定位標(biāo)記插好所選集成塊。按圖5-2接線，輸入端A、B、C、D接至邏輯電平輸出插孔，輸出端7接邏輯電平顯示輸入插孔，按真值表(自擬)要求，逐次改變輸入變量，測(cè)量相應(yīng)的輸出值，驗(yàn)證邏輯功能，與表5-1進(jìn)行比較，驗(yàn)證所設(shè)計(jì)的邏輯電路是否符合要求。一位半加器和全加器如果不考慮來(lái)自低位的進(jìn)位，將兩個(gè)二進(jìn)制數(shù)相加，稱(chēng)為半加。實(shí)現(xiàn)半加運(yùn)算的電路叫做半加器。A、B是兩個(gè)加數(shù)，S是相加的和，CO是向高位的進(jìn)位。兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)該考慮來(lái)自低位的進(jìn)位。將兩個(gè)對(duì)應(yīng)位的加數(shù)和來(lái)自低位的進(jìn)位3個(gè)數(shù)相加，這種運(yùn)算稱(chēng)為全加，所用的電路稱(chēng)為全加器。即每一位全加器有3個(gè)輸入端：A、B、C/(低位向本位的進(jìn)位)，2個(gè)輸出端：S和CO(向高位的進(jìn)位)。比較器比較兩個(gè)多位數(shù)的大小時(shí)，可分兩步進(jìn)行：①比較高位，大者則大；②高位相等時(shí)，比較低位，

大者則大。設(shè)兩位數(shù)分別為M=A/。，N=BiBo，則Ym>廣七泌+Ya=b1Ya0>b0A|>B|的判斷為一位數(shù)值比較，此時(shí)，A|=1，B=0，所以YR=AB；，同理YR=AB；，11 1 1 Ai>Bi 11 A0>B0 00=A]B；+（A]B1+A；B；）（A0B；），化簡(jiǎn)后實(shí)現(xiàn)電而YA1=B=A]B；+（A]B1+A；B；）（A0B；），化簡(jiǎn)后實(shí)現(xiàn)電路。三、實(shí)驗(yàn)設(shè)備與器件1.+5V直流電源三、實(shí)驗(yàn)設(shè)備與器件1.+5V直流電源2.邏輯電平開(kāi)關(guān)3.邏輯電平顯示器四、實(shí)驗(yàn)內(nèi)容4.直流數(shù)字電壓表5.各種型號(hào)集成門(mén)電路一位半加器設(shè)計(jì)電路并連線驗(yàn)證要求畫(huà)出邏輯圖，并測(cè)試其結(jié)果。設(shè)計(jì)電路并連線驗(yàn)證要求畫(huà)出邏輯圖，并測(cè)試其結(jié)果。如果不考慮來(lái)自低位的進(jìn)位，將兩個(gè)二進(jìn)制數(shù)相加，稱(chēng)為半加。實(shí)現(xiàn)半加運(yùn)算的電路叫做半加器。按圖2-3所示的半加器電路連線，其中A.、B.是兩個(gè)加數(shù)，分別接邏輯電平輸出插孔，S.是相加的和，C.是向高位的進(jìn)位，分別接邏輯電平顯示輸入插孔，測(cè)試半加器邏輯狀態(tài)，并記入表2-3中。邏輯表達(dá)式為：S. =AB.+AB=A?BC=AB（a）邏輯圖圖5-3S.iCiZCO半加器邏輯（a）邏輯圖圖5-3S.iCiZCO半加器邏輯（圖及邏輯符號(hào)A.iCiS.iB.'::i輸入輸出ABSC i— i— i— i—表5-3半加器邏輯狀態(tài)（（a.十B.k.按圖5-4連接電路，將a./B./C：接邏輯電平輸出插孔，S「q接邏輯電平顯示輸入插孔，測(cè)試全加器邏輯狀態(tài)，并記入表5-4中。一位全加器設(shè)計(jì)電路并連線驗(yàn)證，要求畫(huà)出邏輯圖，并測(cè)試其結(jié)果。兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)該考慮來(lái)自低位的進(jìn)位。將兩個(gè)對(duì)應(yīng)位的加數(shù)和來(lái)自低位的進(jìn)位3個(gè)數(shù)相加，這種運(yùn)算稱(chēng)為全加，所用的電路稱(chēng)為全加器。即每一位全加器有3個(gè)輸入端：A.（被加數(shù)）、B.（加數(shù)）、￡】（低位向本位的進(jìn)位），2個(gè)輸出端：S.（和）和￡（向高位的進(jìn)位）。其邏輯表達(dá)式為：S. =A.十B.十CC=A.B.+如BjC——i^—S.C.如BjC——i^—S.C.:網(wǎng)相、[令± 表5>4全加器邏輯狀態(tài)(a)邏輯圖C.1：'，

1:'1CICO'-?S.11(b)邏輯符號(hào)圖5—4圖5—4全加器邏輯圖及邏輯符號(hào)比較器按設(shè)計(jì)電路連線驗(yàn)證，要求畫(huà)出邏輯圖，并測(cè)試其結(jié)果。兩位二進(jìn)制數(shù)比較大小可分兩步進(jìn)行：①比較高位，大者則大；②高位相等時(shí)，比較低位，大者則大。設(shè)兩位數(shù)分別為M=AB，N=AB，則F=F +F ?F。1 1 0 0 M〉NA]〉B]A]=B]Ao〉B°A1〉B1的判斷為一位數(shù)值比較，此時(shí)，A1=1，B1=0，所以FAB=A1B]，同理FAB=A0B0，而FAB=A1?B1=A1B1+麟可，最后得到：F=AB+(AB+AB)?ABM〉N 11 1111 00對(duì)表達(dá)式進(jìn)行化簡(jiǎn)，用與門(mén)、與非門(mén)、或門(mén)和異或門(mén)實(shí)現(xiàn)