可編程式邏輯器件設計試驗報告實驗一 38譯碼器 昆明理工大學

PAGEPAGE1昆明理工大學信息工程與自動化學院學生實驗報告（2012———2013學年第2學期）課程名稱：可編程邏輯器件開課實驗室：信自樓5042013年3月22日年級、專業(yè)、班計科102班學號201010405姓名成績實驗項目名稱一、38譯碼器指導教師江虹教師評語該同學是否了解實驗原理： A.了解□ B.基本了解□ C.不了解□該同學的實驗能力： A.強□ B.中等□ C.差□該同學的實驗是否達到要求： A.達到□ B.基本達到□ C.未達到□實驗報告是否規(guī)范： A.規(guī)范□ B.基本規(guī)范□ C.不規(guī)范□實驗過程是否詳細記錄： A.詳細□ B.一般□ C.沒有□教師簽名：年月日一、實驗目的1、熟悉QuartusⅡ環(huán)境2、設置和仿真二、實驗內容設計一個3線-8線譯碼器，真值表如表1所示：（１）設置使能控制端，低電平有效。（２）輸出高電平有效。（３）采用Verilog語言的文本輸入方式。（4）進行功能仿真與驗證。*說明：本例采用門級描述和行為描述兩種方式。兩種方式描述均能完成設計要求。三、實驗原理四、實驗方法采用文本編輯法，利用VerilogHDL語言描述。由下面的代碼實現：1門級描述(程序如下)//Gate-leveldescriptionofa3-to-8linedecoder(Figure1)module_3to8decode(A1,A2,A3,E,Y);inputA1,A2,A3,E;//定義輸入信號output[7:0]Y;//定義輸出信號wireA1not,A2not,A3not,Enot;//定義電路內部節(jié)點信號notn1(A1not,A1),//非門調用n2(A2not,A2),n3(A3not,A3),n4(Enot,E);andn5(Y[0],A3not,A2not,A1not,Enot),//與門調用n6(Y[1],A3not,A2not,A1,Enot),n7(Y[2],A3not,A2,A1not,Enot),n8(Y[3],A3not,A2,A1,Enot),//與門調用n9(Y[4],A3,A2not,A1not,Enot),n10(Y[5],A3,A2not,A1,Enot),n11(Y[6],A3,A2,A1not,Enot),n12(Y[7],A3,A2,A1,Enot);endmodule2行為描述(程序如下)module_3to8decode(Y,E,A);output[7:0]Y;//輸出信號input[2:0]A;//輸入信號inputE;//輸入使能assignY=(E==0)?(1‘b1<<A):8’Endmodule*說明:該程序放在QuartusII的安裝目錄“C:\altera\80\quartus”的decode文件夾下。如未建立該工作目錄，請先將程序_3to8decode.v文件放在“C:\altera\80\quartus\decode”目錄下。下面的具體步驟都是以該安裝目錄建立工程。請按照“#”后的步驟操作。五、運行及仿真結果六、實驗總結和體會這是本門課程的入門試驗，試驗相對比較簡單，主要是熟悉QuartusⅡ環(huán)境，其實這個基礎性的試驗沒有想象的那么容易，經過了一節(jié)課的學習使用、與老師、同學討論解決試驗中發(fā)現的問題，最終我對QuartusⅡ軟件有了初步的了解，并用它對本次試驗進行仿真。對軟件的環(huán)境及運行步驟有了了解和熟悉。同時通過這次試驗我還