EDA課設設計報告

EDA課程設計第21頁目錄概述……（4）設計要求………………（4）設計內(nèi)容………………（5）方案設計與原理分析…（6）鎖存譯碼設計…………（9）報警信號發(fā)生器………（16）密碼鎖控制電路仿真結(jié)果及下載分析（18）心得體會………………（22）

電子技術(shù)綜合任務書姓名學號學院班級題目簡易14位數(shù)字密碼鎖控制電路設計設計任務1、基本要求(1)、14位數(shù)字密碼分成高7位（DH6….DH0）和低7位（DL6….DL0）,用數(shù)字邏輯開關(guān)預置，輸出信號out為1表示開鎖，否則關(guān)閉。；(2)、14位數(shù)字密碼分時操作，先預置高7位，然后再置入低7位，(3)要求電路工作可靠，保密性強，開鎖出錯立即報警，(4)、利用MAXPLUS2軟件進行設計、編譯、并在FPGA芯片上實現(xiàn)；(5)、14位密碼自己設定。時間進度總體時間為1周；星期一上午：講解；星期一下午：理解電路原理；星期二下午：編輯源程序設計電路；星期四下午：驗收電路圖，檢驗程序是否正確；星期五之前：上交課程設計報告；主要參考文獻【1】劉愛榮、王振成。EDA技術(shù)與CPLD︱ＦＰＧＡ開發(fā)應用簡明教程。北京：清華大學出版社；【2】劉呂華。數(shù)字邏輯EDA設計與實踐。北京：國防工業(yè)出版

概述現(xiàn)在EDA技術(shù)應用廣泛，包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術(shù)已在各大公司、科研和教學部門廣泛使用。在產(chǎn)品設計與制造方面，EDA技術(shù)可實現(xiàn)前期的計算機仿真、系統(tǒng)級模擬及測試環(huán)境的仿真、PCB的制作、電路板的焊接、ASIC的設計等。EDA是隨著集成電路和計算機技術(shù)的飛速發(fā)展應運而生的一種高級、快速、有效的電子設計自動化工具。它是為解決自動控制系統(tǒng)設計而提出的，從七十年代經(jīng)歷了計算機輔助設計CAD，計算機輔助工程CAE，電子系統(tǒng)設計自動化ESDA三個階段。前兩個階段的EDA產(chǎn)品都只是個別或部分的解決了電子產(chǎn)品設計中的工程問題；第三代EDA工具根據(jù)工程設計中的瓶頸和矛盾對設計數(shù)據(jù)庫實現(xiàn)了統(tǒng)一管理，并提供了并行設計環(huán)境概念，提供了獨立與工藝和廠家的系統(tǒng)級的設計工具。2、設計要求1、14位數(shù)字密碼分成高7位（DH6….DH0）和低7位（DL6….DL0）,用數(shù)字邏輯開關(guān)預置，輸出信號out為1表示開鎖，否則關(guān)閉。2、14位數(shù)字密碼分時操作，先預置高7位，然后再置入低7位，（頂層電路可參考圖1）。3、要求電路工作可靠，保密性強，開鎖出錯立即報警，（用聲光兩種形式同時報警）。4、利用MAXPLUS2軟件進行設計、編譯、并在FPGA芯片上實現(xiàn)。5、設計14位密碼自己設定。比如：“10010010011100”。本次采用：前兩位+本人學號倒數(shù)3位數(shù)字（3位十進制數(shù)用BCD碼表示）作為設計密碼。前兩位分配：一班是01，二班是10，三班是11，四班是00學號：201000484112（高七位）（低七位）01000100010010本人密碼：010001000100103、設計內(nèi)容設計簡易14位數(shù)字密碼模塊ic9a模塊，框圖見下圖，模塊IC9A設計采用VHDL實現(xiàn)。設計一個報警信號電路（頻率：100khz,輸出占空比為0.）作為CP報警用，方法不限。時鐘由實驗箱CP2中的4096HZ提供。在ic9a模塊基礎上設計14位數(shù)字密碼鎖的頂層電路。提高部分（選作）：增加密碼修改功能。4、方案設計與原理分析密碼鎖控制電路原理圖：①先清零→置入D6-D0低位密碼→②按下CLK→低7位被存在IC9A1的鎖存器中→③置高7位密碼→OUT2=1,表示開鎖密碼正確→OUTB=1→標志輸入正確密碼。④按下CLK1→這時鎖前的Q端控制三態(tài)門開鎖OUTA=1.如果密碼不正確，則報警。密碼鎖控制電路原理圖分析：FP201分頻器上圖CLK2：分頻器脈沖輸入信號，CLR2為分頻器的清零信號,FP201為20分頻的分頻器，OUT3輸出分頻信號用于輸出合適的頻率使報警燈光能夠閃爍。IC9A1鎖存譯碼電路與前端連接圖CLK：置低7位密碼控制脈沖，CLR:清零IC9A1、D觸發(fā)器。CLK1：開鎖控制信號和控制分頻器輸出脈沖是否輸出到聲報警器。OUTB：密碼正確指示燈。IC9A1前的二輸入與門：保證開鎖可靠，保證單次觸發(fā)。IC9A1中的D[6..0]具有低七位自鎖功能。OUT2：當密碼正確輸出高電平，錯誤則輸出低電平。整個電路來說：CLR和CLR2開始置0，使分頻器，D觸發(fā)器和ic9a清零，當CLK為1，IC9A1前的二輸入與門另一信號相與后為1，使D輸入信號中的低7位密碼置入IC9A1的鎖存器中，再從D把密碼的高7位置入，和低7位一起經(jīng)過譯碼器，如果譯碼正確，則OUT2輸出為1，開鎖指示燈OUTB亮，同時，當CLK1為上升沿時鎖前的D觸發(fā)器輸出高電平使3態(tài)門導通OUTA輸出高電平開鎖，光報警和聲報警不工作。如果譯碼錯誤，則OUT2為0，開鎖指示燈OUTB不亮，當CLK1為上升沿時鎖前的D觸發(fā)器輸出高電平使3態(tài)門不導通OUTA輸出低電平不開鎖，此時，光報警和聲報警開始工作，提示密碼錯誤。5、鎖存譯碼設計1、鎖存器：VHDL源程序：libraryieee;useieee.std_logic_1164.all;entitysuocunisport(clk,clr:instd_logic;d:instd_logic_vector(6downto0);q:outstd_logic_vector(6downto0));endsuocun;architectureartofsuocunisbeginprocess(clk,clr)beginif(clr='0')thenq<="0000000";elsif(clk'eventandclk='1')thenq<=d;endif;endprocess;endart;鎖存器仿真圖:鎖存原理：當CLK過來一個上升沿信號時，把D中的7位密碼置入鎖存器當中不再改變，只有當CLK再過來一個上升沿信號時，才再次把D中的7位密碼置入鎖存器。當CLR為0時，把輸出q清零。2、譯碼器：VHDL源程序：libraryieee;useieee.std_logic_1164.all;entityyimaisport(ql:instd_logic_vector(6downto0);qh:instd_logic_vector(13downto7);out1:outstd_logic);endyima;architectureartofyimaisbeginprocess(ql,qh)beginif(ql="0010010"andqh="0100010")thenout1<='1';elseout1<='0';endif;endprocess;endart;譯碼仿真圖:密碼為：01000100010010譯碼原理：ql位密碼和qh位密碼相與，當這14位密碼與原定密碼相符時，out1輸出為1，說明密碼正確，當不相符時，out1輸出為0，說明密碼錯誤。3、IC9A1:VHDL源程序:libraryieee;useieee.std_logic_1164.all;entityyimaisport(ql:instd_logic_vector(6downto0);qh:instd_logic_vector(13downto7);out1:outstd_logic);endyima;architectureartofyimaisbeginprocess(ql,qh)beginif(ql="0010010"andqh="0100010")thenout1<='1';elseout1<='0';endif;endprocess;endart;libraryieee;useieee.std_logic_1164.all;entitysuocunisport(clk,clr:instd_logic;d:instd_logic_vector(6downto0);q:outstd_logic_vector(6downto0));endsuocun;architectureartofsuocunisbeginprocess(clr,clk)beginif(clr='0')thenq<="0000000";elsif(clk'eventandclk='1')thenq<=d;endif;endprocess;endart;libraryieee;useieee.std_logic_1164.all;entityic9a1isport(clk1,clr1:instd_logic;d1:instd_logic_vector(6downto0);out2:outstd_logic);endic9a1;architectureart1ofic9a1iscomponentsuocunport(clk,clr:instd_logic;d:instd_logic_vector(6downto0);q:outstd_logic_vector(6downto0));endcomponent;componentyimaport(ql:instd_logic_vector(6downto0);qh:instd_logic_vector(13downto7);out1:outstd_logic);endcomponent;signals1:std_logic_vector(6downto0);beginu1:suocunportmap(clk1,clr1,d1,s1);u2:yimaportmap(s1,d1,out2);endart1;IC9A1仿真圖：密碼為：01000100010010低7位鎖存6、報警信號發(fā)生器電路圖：主要部件為分頻器FP201分頻器上圖FP201分頻器，采用計數(shù)器的方法進行分頻，輸入20個上升沿為一個輸出周期。此分頻器是20分頻。FP201VHDL源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfp201isport(ql:bufferstd_logic_vector(3downto0);clr,clk:instd_logic;out3:outstd_logic);endfp201;architectureartoffp201issignals1:std_logic;beginprocess(clr,clk)beginif(clr='0')thenql<="0000";elsif(clk'eventandclk='1')thenif(ql="1001")thenql<="0000";s1<=s1xor'1';out3<=s1;elseql<=ql+1;endif;endif;endprocess;endart;FP201仿真圖：20分頻7、密碼鎖控制電路仿真結(jié)果及下載分析密碼鎖控制電路：仿真結(jié)果：CLR2為分頻器低電平清零；CLR為IC9A1和觸發(fā)器低電平清零；CLK2為分頻器輸入脈沖；CLK1控制鎖前3態(tài)門和報警電路是否導通；CLK為鎖存控制信號；SHENG聲音報警輸入脈沖；OUTB為密碼正確顯示；OUTA為是否開鎖輸出；GUANG為光報警輸入信號；D[6..0]為密碼輸入端口；按上圖分析：CLR和CLR2開始置0，使分頻器，D觸發(fā)器和ic9a1清零，當CLK為1，IC9A1前的二輸入與門另一信號相與后為1，使D輸入信號中的低7位密碼置入IC9A1的鎖存器中，再從D把密碼的高7位置入，和低7位一起經(jīng)過譯碼器，如果譯碼正確，則OUT2輸出為1，開鎖指示燈OUTB是高電平，同時，當CLK1為上升沿時鎖前的D觸發(fā)器輸出高電平使3態(tài)門導通OUTA輸出高電平開鎖，SHENG報警和GUANG報警不工作。如果譯碼錯誤，則OUT2為0，開鎖指示OUTB為低電平，當CLK1為上升沿時鎖前的D觸發(fā)器輸出高電平使3態(tài)門不導通OUTA輸出低電平不開鎖，此時，SHENG報警和GUANG報警開始工作，提示密碼錯誤。下載：該密碼鎖利用MAXPLUSⅡ工作平臺進行編譯和綜合仿真，將程序下載FLEX10K芯片中，同時在EDA試驗箱上進行硬件驗證。上圖為密碼鎖控制電路輸入/輸出與