超低功耗集成電路技術

超低功耗集成電路技術

1面向未來集成的海水淡化產品設計與工藝50年來，硅基波形技術一直遵循摩爾定法，并迅速開發(fā)。根據(jù)2011年國際半導體技術發(fā)展計劃（itrs）的預測，目前的發(fā)展趨勢至少為2026年，其組件的大小將降至6nm。因此，在未來的幾年里，硅基電路仍然是主導硅技術的主流。隨著硅基電路技術的發(fā)展，區(qū)域和時間不是波形技術的唯一目標。由于能耗問題，影響日益突出，這已經(jīng)成為限制電路發(fā)展的瓶頸。在移動設備上，比如觸摸設備或其他產品中，功能描述被視為第一個因素。例如，蘋果iphone4s手機的第二個5a處理器和三星公司androids3手機的四個顆粒exynos44d。出于對高性能和超耗結構的擔憂，它們采用45nm和32nm的技術。主頻為1.4ghz。另一方面，由于大多數(shù)移動電話設備都采用電池，其主導電路的功耗是決定其使用時間的重要因素，這對波形的設計提出了嚴格的抗逆性要求。另一方面，soc技術的發(fā)展允許所有處理部門集成到單一芯片。這些處理部門可以包括各種處理器、不同的功能模塊、存儲單元和模擬單元。如此眾多的處理單件將所有能耗轉化為能耗，這將增加芯片的工作量，加劇硅的破壞，導致可靠性下降。因此，硅技術的發(fā)展進入了“功耗限制”時代。功耗是波形設計和制備中的一個核心問題。降低成本可以取代傳統(tǒng)的高集成度，減少源規(guī)模，成為未來芯片發(fā)展的動力。2ip的短路載荷CMOS集成電路的功耗一般包括動態(tài)功耗、靜態(tài)功耗和短路功耗3部分,如圖1所示.其中,PD是動態(tài)功耗,是電路在開關過程中對負載電容充放電所消耗的功耗,與電源電壓VDD、負載電容CL、工作頻率f和開關活動率α相關.PSC是短路功耗,也叫直通功耗,由于電路的輸入波形不是理想方波,存在上升邊和下降邊,因此在輸入電平處于VTN至VDD+VTP這段范圍內,會使CMOS電路中的PMOS和NMOS晶體管都導通,產生從電源到地的短路電流ISC,從而引起開關過程中的附加短路功耗.短路功耗與(VDD-2VT)有強烈依賴關系.對于一定的電源電壓,增大閾值電壓VT有助于減小短路功耗.PS是靜態(tài)功耗,也叫泄漏功耗.理想情況下CMOS電路的靜態(tài)功耗是零,因為在穩(wěn)態(tài)下或者NMOS晶體管截止,或者PMOS晶體管截止,電路不存在直流導通電流.但是實際上CMOS電路的靜態(tài)功耗不為零,因為處于截止態(tài)的MOS晶體管存在泄漏電流Ileak,形成電路在穩(wěn)態(tài)下的直流電流,引起靜態(tài)功耗.對于納米尺度的CMOS器件,泄漏電流主要包括:亞閾值電流IST、源/漏區(qū)pn結反向電流Ij、柵–漏覆蓋區(qū)的氧化層隧道電流Ig、柵感應的漏極泄漏電流IGIDL以及源–漏穿通電流IPT等.由式(1)可以看出,集成電路總的功耗涉及到很多因素,如跳變因子、負載電容、電源電壓、工作頻率、閾值電壓以及器件尺寸等.低功耗設計就是從這些基本因素出發(fā),在設計的各個階段綜合運用不同的策略以消除或降低諸因素對功耗的影響,以取得更好的低功耗效果.3超低熱性能電路通常對于CMOS電路,靜態(tài)功耗與動態(tài)功耗相比可以忽略不計,但隨著器件特征尺寸進入納米尺度,靜態(tài)功耗會變得越來越嚴重.在亞微米尺度時,人們一般通過降低每個工藝節(jié)點的工作電壓來控制總功耗的增長速率.但是隨著電源電壓的不斷下降,CMOS器件的泄漏電流呈指數(shù)增長.研究表明,在90nm以下工藝中,由于泄漏電流的增加,靜態(tài)功耗在某些設計中己經(jīng)占整個電路功耗的42%以上.可以預期在達到最小的可制造尺寸之前,集成電路就會首先面臨功耗的限制問題.同時,集成電路的速度和功耗一直是一對矛盾,提高速度往往意味著將消耗更多的能量,高性能與低功耗難以兼得,目前解決的辦法只能是根據(jù)電子系統(tǒng)的應用,在速度和功耗之間進行折中,采用犧牲速度以獲得低功耗,或是犧牲功耗以獲得高速度(性能)的辦法.例如根據(jù)ITRS2011的報告,將器件和工藝分成了高性能(HP)、低工作功耗(LOP)和低待機功耗(LSTP)3類,參見表1.近十年來,功耗帶來的問題日益嚴重對于系統(tǒng)的散熱、成本、可靠性乃至可持續(xù)發(fā)展提出了嚴峻的挑戰(zhàn).在納米尺度的技術節(jié)點,超低功耗集成電路的實現(xiàn)是一項復雜的綜合工程,需要同時考慮器件、電路和系統(tǒng)的功耗優(yōu)化,提高它們的功耗效率,因此底層的邏輯/存儲器件及相關工藝、芯片內部的局域互連和芯片間的全局互連以及超低功耗的設計方法學和熱分布模型模擬預測成為超低功耗解決方案中的不可或缺的部分.比如在高性能應用領域,以Intel的Nehalem-EXCPU為例,采用45nm生產技術,引入了對抑制泄漏電流有非常重要作用的高K/金屬柵工藝,它采用8核16線程的并行處理體系架構,集成了23億個晶體管.采用的主要超低功耗技術有:(1)采用盡可能低的工作電壓(0.85V的芯片核電壓,0.9V緩存電壓);(2)對非工作核實行休眠的柵控功耗技術;(3)動態(tài)供電/頻率技術;(4)非關鍵晶體管采用長溝器件.其中高K/金屬柵工藝的應用使得NMOS的柵泄漏電流減小25倍,PMOS的減小更高達1000倍.4試驗研究現(xiàn)狀超低功耗集成電路的實現(xiàn)需要從器件結構及電路設計多個層次進行努力.從常規(guī)機理的MOSFET器件結構優(yōu)化方面主要的目標是通過材料、工藝及器件結構的優(yōu)化降低器件泄漏電流,或者是在保持泄漏電流不變的情況下提高器件特性,從而降低無用功耗在電路總功耗中所占的比例.對于納米尺度的MOS器件而言,泄漏電流主要包括柵–漏覆蓋區(qū)的氧化層隧道電流Ig,柵感應的漏極泄漏電流IGIDL、亞閾值電流IST以及源/漏結反向電流Ij等.隨著器件尺寸不斷減小,為了有效抑制短溝效應,提高柵控能力,柵氧化層厚度需要持續(xù)減薄,超薄柵氧厚度會使柵隧穿泄漏電流指數(shù)增加,功耗增加.采用使用高K/金屬柵技術可以增大柵介質的物理厚度,有效降低柵泄漏電流.源漏亞閾漏電與閾值電壓有關,而且GIDL效應和穿通效應會分別在低柵壓和較高漏壓情況下導致較大的亞閾值漏電.亞閾值漏電增大的根本原因來自于柵控能力的下降,通過采用超薄體SOI器件、雙柵器件、多柵/圍柵器件則可以逐漸增強柵控能力,可有效降低源漏亞閾漏電,成為納米尺度低功耗器件的良好選擇.使用高遷移率的溝道材料是提高器件特性的一個有效途徑.超低功耗器件結構的另一個研究熱點是采用超低亞閾值斜率(SS)器件,如隧穿場效應晶體管(TFET)和懸柵MOSFET,利用其超陡亞閾值特性可以在超低功耗集成電路方面有很好的應用前景.接下來主要對高K/金屬柵技術、高遷移率的溝道材料MOSFET、以及超低亞閾值斜率器件等方面的最新研究進展分別給與具體介紹.4.1柵介質層采用金屬膠結充填材料作為柵介質層隨著MOSFET器件特征尺寸的縮小,柵氧化層物理厚度減小使得柵電流增加,成為一個主要的泄漏電流來源.針對這一問題,主要的解決方案是采用高K/金屬柵技術.器件特征尺寸減小的同時,為了抑制器件短溝道效應,需要降低器件的等效柵氧化層厚度(EOT),增加柵對溝道的控制能力,而當柵氧化層物理厚度低于3nm時,直接隧穿效應變得顯著,柵電流急劇增加,成為泄漏電流的一個主要來源,解決這個問題的最好辦法就是采用高K材料作為柵介質層,使得EOT減小的同時柵介質層的物理厚度可以保持一個較大的值,從而抑制直接隧穿電流.為了消除多晶硅耗盡效應,在高K柵介質引入的同時,金屬柵也被引入.Intel公司的45nm及32nm技術都采用了高K/金屬柵技術.目前高K/金屬柵技術的研究重點主要是需要通過工藝和材料優(yōu)化進一步提高柵介質層的質量降低柵漏電,以及需要尋找具有更低電阻率且功函數(shù)可調工藝兼容性好的柵電極材料及集成工藝.Ragnarsson等報道了可以在EOT為0.97nm柵壓1V將柵電流控制在2μA/cm2以下的氧化鉿柵介質工藝技術,可以滿足將EOT降低至0.5nm的需要;而Kwon等則實現(xiàn)了適于20nm及以下技術節(jié)點的低電阻率高填充質量的高K/金屬柵技術后柵工藝.4.2高遷移率溝道材料的研究器件的開態(tài)電流與載流子的遷移率成正比,使用高遷移率材料提高器件的開態(tài)電流不僅對于高性能應用具有重要意義,對于超低功耗應用同樣具有重要意義.開態(tài)電流的提高,意味著可以使用更高的器件閾值電壓VT或者使用更低的工作電壓就能獲得相同的驅動電流.高的VT表明可以有更低的關態(tài)漏電流,靜態(tài)功耗可以得到降低;工作電壓的降低也帶來功耗的下降.因此,高遷移率溝道材料技術也是超低功耗集成電路技術的重要研究內容.應變硅技術是目前已經(jīng)得到廣泛應用的一種提高溝道材料遷移率的技術,施加合適的應力可以導致材料能帶改變,使載流子有效質量降低、散射下降,從而使遷移率得到提升.對于納米尺度器件,由于高K/金屬柵的使用以及多柵結構的引入,需要開發(fā)與之兼容的應力引入技術,在文獻中報道了使用碲化鍺(GeTe)作為應力覆蓋層的適于FINFET器件的應力技術.圖2給出了使用該技術后器件輸出特性及跨導的提升變化,可以看到器件特性得到明顯提高,對于柵長35nm器件跨導的特性提升最大達到了98%.提高溝道遷移率的更有效方式是使用高遷移率的材料作為溝道材料,根據(jù)已知半導體材料的特性,一個比較好的方案是使用鍺(Ge)作為PMOSFET溝道材料,使用高電子遷移率的化合物半導體材料作為NMOSFET溝道材料.目前GeMOSFET和化合物半導體材料MOSFET已經(jīng)成為研究熱點,研究的重點是提高柵介質與高遷移率材料的界面特性以及開發(fā)與現(xiàn)有工藝兼容的工藝集成技術等[10～20].近兩年來GeMOSFET的P型器件性能也得到了很好的提升,化合物MOSFET方面鍺錫(GeSn)成為了研究的熱點[17～19].高遷移率溝道材料的研究也與一些新結構器件研究相結合,比如接下來將要介紹的隧穿場效應晶體管.4.3tfet器件結構泄漏電流直接受器件亞閾值斜率(SS)的影響.對于MOS器件亞閾值斜率在室溫下極限值為60mV/dec,這是造成納米尺度器件動態(tài)功耗和泄漏功耗的重要因素.因此研究亞閾值斜率突破60mV/dec極限的新機制器件引起了廣泛的關注.超低亞閾值斜率器件的研究方面,隧穿場效應晶體管(TFET)、懸柵MOSFET器件尤其受到青睞,它們分別采用量子力學隧穿、靜電力等方法實現(xiàn)器件的導通,可以突破傳統(tǒng)MOSFET常溫下亞閾值斜率為60mV/dec的理論極限,降低器件亞閾值漏電,從而有效降低器件靜態(tài)功耗,另一方面由于其超低的SS,使得閾值電壓的物理最小極限值可以大大降低,可以使用超低工作電壓,極大地降低功耗,因此在超低功耗應用領域具有很大潛力.懸柵MOSFET器件是利用靜電力作用,通過施加的偏壓對懸浮的柵極施加作用力,使得柵極發(fā)生機械形變,與漏極連通或者斷開,從而控制漏端回路的開啟和關斷,圖3給出了一個6端懸柵器件結構及其轉移特性曲線.由于懸柵器件的開啟和關斷轉換非常陡直,其直通功耗非常小,同時其關態(tài)泄漏電流也非常低,靜態(tài)功耗也很小,因此非常適用與超低功耗應用.目前其面臨的主要挑戰(zhàn)包括器件尺寸縮小、器件的疲勞特性以及可靠性等.隧穿場效應晶體管[16,23～27]主要是利用量子學隧穿效應做為控制電流的主要機制,使用柵壓控制器件內部電勢分布形狀,從而影響隧穿發(fā)生條件,當條件滿足時器件開啟,當條件不滿足時器件電流迅速下降關斷,其轉換的斜率不受常規(guī)MOSFET3/2KT的限制.雖然人們很早就證明了TFET亞閾特性的優(yōu)勢,但硅基TFET突破常溫60mV/dec的實驗報道不多.另一方面,TFET的亞閾值斜率還是柵電壓的強函數(shù),隨著柵壓升高,器件的亞閾值特性趨于惡化.對于TFET來說,如何降低平均亞閾值斜率是一個難點問題.此外,由于開態(tài)電流主要由隧穿電流提供,受隧穿點面積的限制,與傳統(tǒng)MOSFET相比,TFET的導通電流較小.如何在保證很低關態(tài)電流的同時,提高TFET的開態(tài)電流,以滿足器件工作的要求是目前關注的一個熱點.圖4給出了采用InAs納米線/硅異質結的TFET晶體管的亞閾值特性,VDS=0.1～1V時,最小的亞閾值斜率SS=21mV/dec.目前TFT研究中涉及的器件結構通常利用的是pn結或異質結的帶帶隧穿(BTBT)效應[23～29],也有使用金屬半導體肖特基接觸勢壘隧穿效應[30～32],涉及的材料包括了幾乎所有的半導體材料類型[33～35].當前TFT結構的研究重點是找到能在大的電流范圍內保持超低亞閾值斜率的器件結構.5高性能材料設計技術5.1mtcmos技術上文提到,隨著工藝進入深亞微米和納米尺度,由于泄漏電流的增加,靜態(tài)功耗已經(jīng)成為不可忽視的部分.降低靜態(tài)功耗就是要降低泄漏電流,而亞閾值漏電流IST是主要的泄漏電流,其基本表達式如下:其中,VGS是MOS器件的柵源偏置電壓,VT是器件的閾值電壓,I0是VGS=VT時器件的關態(tài)電流,S是亞閾值斜率.從降低功耗考慮,器件的閾值電壓VT應該盡可能的大,但從電路工作速度考慮又希望盡量減小VT.為了解決速度和功耗的矛盾,基于多閾值CMOS(MTCMOS)的功率門控(powergating)技術逐漸在集成電路設計中被廣泛采用[36～38].MTCMOS技術是指在一個電路中用多個閾值電壓來控制亞閾值電流,基本原理如圖5所示.對影響速度的關鍵路徑器件采用低閾值電壓(LVT)器件,稱為低閾值模塊.為了抑制低閾值模塊的泄漏電流,在該模塊和電源(或地)之間連接高閾值電壓(HVT)器件,也被稱為休眠管(ST).Sleep信號是低閾值模塊是否工作的控制信號,當sleep=0時,ST管導通,此時該模塊就跟電源(VDD)連接,ST的漏極相當于一個虛的電源(VDDV),低閾值模塊處于工作狀態(tài).當sleep=1時,ST管斷開,低閾值模塊處于不工作狀態(tài),此時該模塊就跟VDD斷開,VDDV相當于懸空.由于ST的閾值電壓較高,其泄漏電流較小,所以低閾值模塊的泄漏電流被ST抑制,減小了電路的泄漏電流.功率門控技術正是基于MTCMOS,當設計中一些模塊沒有使用時,通過ST臨時將其關斷,降低了電路的靜態(tài)功耗.功率門控技術按照ST管控制單元多少通常分為細粒度、中粒度和粗粒度3種.在細粒度功率門控中,設計者要在每個庫單元和地之間放一個ST管.這種方法能精確實現(xiàn)對每個單元的控制,但消耗的面積太大.而且為了避免真正電源/地和虛擬電源/地之間過大的IR壓降,ST管的尺寸都比較大.在粗粒度功率門控中,設計者要建立一個電源開關網(wǎng)絡,它基本上是一組ST管,并行地將整個塊打開或關閉.這一技術沒有細粒度技術的面積問題,但很難在單元基礎上作特性描述.中粒度功率門控技術則是一種折中,將整個芯片分為多個獨立控制的分立電源域,功率門控單元將單獨為各個域供電[38～40].5.2動態(tài)閾值設計隨著集成電路特征尺寸的減小,電路的電源電壓會不斷減小.為了保證器件和電路速度,降低電源電壓的同時一般需要降低閾值電壓,但閾值電壓降低又會帶來器件泄漏電流的增加,而且噪聲容限也會受到影響.對于納米尺度的器件而言,電源電壓降低到1V以下,器件閾值電壓的設計會變得困難.動態(tài)閾值MOS(DTMOS)器件和襯底調制技術可以保證器件在工作時具有較低的閾值電壓,在關斷時閾值電壓較高,從而較好地折中速度和功耗的矛盾,可實現(xiàn)超低壓工作電路,這類技術不改變Foundry工藝,兼容性好,已有不少電路應用[41～43].動態(tài)閾值可以通過襯底偏壓來實現(xiàn),對于NMOS器件,其閾值電壓的表達式如下:其中,VBS是MOS器件的襯源偏置電壓,VT0是襯底偏壓為零時的閾值電壓,γ為體效應系數(shù),φF為半導體的費米勢.由式(3)可以得知,當襯底加負偏壓(VBS<0)時,閾值電壓增大.當襯底加正偏壓(VBS>0)時,器件閾值電壓減小.實現(xiàn)動態(tài)閾值的方法可以通過襯底單獨偏置,進行襯底動態(tài)調制,改變閾值電壓;也可以直接通過采用柵體短接實現(xiàn)DTMOS.將MOS管的體端和柵端連接在一起作為輸入端,這樣DTMOS中柵電壓變化時,其閾值也發(fā)生變化.對比常規(guī)MOS器件,DTMOS當MOS管輸入電壓高時,不僅閾值電壓在高柵壓下會降低,而且該器件中垂直于溝道方向的電場會降低,可提高載流子遷移率,使得驅動電流大大提高;當輸入電壓低時,閾值電壓相對較高,可保持較小的關態(tài)漏電流;而且器件可以擁有接近理想的亞閾值斜率.圖6是一個基于DTMOS的可在亞閾區(qū)工作的六管SRAM單元,其中PMOS管采用DTMOS.在90nm的工藝條件下,該電路可工作在135mV電壓下,功耗只有0.13μW.5.3亞閾值工作器件從式(1)可以看到,降低電源電壓是降低功耗的最直接的有效途徑.理論上,理想MOS管允許的最小電源電壓為超低的電源電壓對電路的功耗是有益的,但如何在較低的電源電壓下保證足夠的電流驅動能力是設計者面臨的難題[46～48].自舉電路(bootstrap)作為一種超低工作電壓下提高電路速度的技術逐漸被采用.圖7給出了加入了自舉電路的CMOS反相器電路,它分別包含了上拉和下拉自舉控制模塊驅動PMOS和NMOS的柵極.當電路不工作時,自舉控制模塊將PMOS和NMOS的柵壓保持在VDD和0.當電路做驅動用時,控制模塊將PMOS和NMOS的柵壓置為VDD和2VDD,此時|VGS|=2VDD,有效地增加了驅動電流.自舉控制電路不可避免的都會增加電容單元,電容單元的大小和最終自舉獲得的電壓有直接關系,影響自舉效率.如何在較小的面積下實現(xiàn)較高的自舉效率是目前超低工作電壓技術仍需研究解決的問題[50～52].超低電壓工作的另一個途徑是采用亞閾值工作電壓CMOS邏輯技術[53～58],雖然在通常的CMOS邏輯中柵壓低于閾值被認為是關斷,實際上處于亞閾值區(qū)的MOS器件其漏端電流ID與有效柵壓之間是指數(shù)關系,因此相比零柵壓時的電流,在亞閾值區(qū)工作的MOS器件還是能提供足夠大的電流保證足夠大的開關態(tài)電流比.將工作電壓降為亞閾值范圍,通過犧牲速度作為代價,獲得的是功耗的極大降低.使用亞閾值工作器件的閾值電壓可以設定為一個較高的閾值電壓值,可以對納米尺度工藝的器件特性漲落有更高的耐受度.亞閾值工作的另一個好處是單位器件寬度上NMOS和PMOS的開態(tài)電流是相同的,不需要通過加寬PMOS器件來實現(xiàn)NMOS和PMOS的匹配.由于亞閾值工作對器件特性的要求與常規(guī)CMOS邏輯對器件特性要求并不相同,需要對器件結構進行有針對性地優(yōu)化,Vitale等提出了一種針對亞閾值工作優(yōu)化的全耗盡SOI器件結構,如圖8所示,經(jīng)過優(yōu)化后的器件結構更好的抑制了器件特性漲落.對于亞閾值工作CMOS技術需要解決的挑戰(zhàn)主要來自于電源電壓下降后的電路噪聲容限下降,對電路的設計提出更高要求.5.4時鐘門控時鐘技術動態(tài)功率的三分之一到二分之一消耗在了芯片的時鐘分配系統(tǒng)上.RTL級低功耗技術主要通過減少寄存器不希望的跳變(glitch)來降低功耗.這種跳變雖然對電路的邏輯功能沒有負面的影響,但會導致跳變因子α的增加,從而導致功耗的增加.時鐘門控技術可以說是當前最有效的減少glitch的方法,可以減少30%～40%的功耗[59～62].它的基本原理就是通過關閉芯片上暫時用不到的功能和它的時鐘,從而實現(xiàn)節(jié)省電流消耗的目的.時鐘門控技術可以作用于局部電路或一個模塊,也可以作用于整個電路.作用范圍越大,功耗減少越顯著.為了進一步減小功耗,可以采用多級門控時鐘.在多級門控時鐘技術中,一個門控單元可以驅動其他一個或一組門控單元,通過分級減少了門控單元的數(shù)目.5.5采用能量回收技術電路工作時,從電源獲取能量.通常這些能量只能被使用一次.前面提到的動態(tài)閾值、超陡亞閾值斜率和門控時鐘等技術,都只是針對如何降低能量單次使用的消耗.為了將電源中獲取的能量充分利用,需引入循環(huán)措施,這就是能量回收(energyrecovery)技術.采用能量回收技術的電路中利用交流電壓時鐘控制,在整個工作過程中交流電壓源來回收存存儲在節(jié)點電容上的能量,達到減小功耗的目的.常用的能量回收電路結構有ECRL,DSCRL,CAL,CTGAL,PAL-2n,Boost-Logic等[63～65].圖9給出了采用能量回收技術的5管SRAM單元.在65nm的工藝條件下,該電路