2014年計算機組成與結構(第4章主存儲器)解析

計算機組成與構造第4章主存儲器董志學2023.2第4章主存儲器主要內容：4.1主存儲器分類、技術指標和根本操作4.2讀/寫存儲器4.3非易失性半導體存儲器4.4存儲器的組成與把握4.5多體穿插存儲器4.1主存儲器分類、技術指標和根本操作主存儲器分類：(1)隨機存儲器(RandomAccessMemory，簡稱RAM)隨機存儲器(又稱讀寫存儲器)——指通過指令可以隨機地、個別地對各個存儲單元進展訪問，一般訪問所需時間根本固定，而與存儲單元地址無關。停電會造成信息喪失。RAM為“易失性存儲器”。

(2)非易失性存儲器停電仍保持存儲內容。這類存儲器包括：只讀存儲器(Read-OnlyMemory，簡稱ROM)可編程序的只讀存儲器(ProgrammableROM，簡稱PROM)可擦除可編程序只讀存儲器(ErasablePROM，簡稱EPROM)可用電擦除的可編程只讀存儲器(electricallyEPROM，簡稱E2PROM)主存儲器的主要技術指標：主存儲器的主要性能指標為:主存容量、存儲器存取時間和存儲周期時間。計算機可尋址的最小信息單位是一個存儲字，相鄰的存儲器地址表示相鄰存儲字，這種機器稱為“字可尋址”機器。一個存儲字所包括的二進制位數稱為字長。

一個字又可以劃分為假設干個“字節(jié)”，現代計算機中，大多數把一個字節(jié)定為8個二進制位，因此，一個字的字長通常是8的倍數。有些計算機可以按“字節(jié)”尋址，因此，這種機器稱為“字節(jié)可尋址”計算機。以字節(jié)為單位來表示主存儲器存儲單元的總數，就是主存儲器的容量。指令中地址碼的位數預備了主存儲器的可直接尋址的最大空間。例如，32位超級微型機供給32位物理地址，支持對4G字節(jié)的物理主存空間的訪問。

常用的計量存儲空間的單位還有K，M。

K為210，M為220，G為230，T為240。存儲器存取時間存儲器存取時間(memoryaccesstime)又稱存儲器訪問時間。

是指從啟動一次存儲器操作到完成該操作所經受的時間。存儲周期存儲周期(memorycycletime):

指連續(xù)啟動兩次獨立的存儲器操作(例如連續(xù)兩次讀操作)所需間隔的最小時間。存取周期=存取時間+存儲單元的恢復穩(wěn)定時間主存儲器的根本操作 主存儲器用降落時存儲CPU正在使用的指令和數據，它和CPU的關系最為親切。AR:地址存放器DR:數據存放器4.2讀/寫存儲器隨機存儲器(RAM)半導體讀／寫存儲器按存儲元件在運行中能否長時間保存信息來分，有靜態(tài)存儲器和動態(tài)存儲器兩種。

靜態(tài)存儲器的集成度低，但功耗較大；動態(tài)存儲器的集成度高，功耗小，它主要用于大容量存儲器。1．靜態(tài)存儲器(SRAM)圖4.2MOS靜態(tài)存儲器的存儲單元圖4.3MOS靜態(tài)存儲器構造圖圖4.3是用圖4.2所示單元組成的16X1位靜態(tài)存儲器的構造圖。圖4.4靜態(tài)存儲器芯片讀數時序圖4.5靜態(tài)存儲器寫時序2．動態(tài)存儲器(DRAM)(1)存儲單元和存儲器原理圖4.6單管存儲單元線路圖

單管單元的優(yōu)點是:線路簡潔，單元占用面積小，速度快。單管單元的缺點是：讀出是破壞性的，故讀出后要馬上對單元進展“重寫”，以恢復原信息；圖4.716K×1位動態(tài)存儲器框圖(2)再生DRAM是通過把電荷充積到MOS管的柵極電容或特地的MOS電容中去來實現信息存儲的。但是由于電容漏電阻的存在，隨著時間的增加，其電荷會漸漸漏掉，從而使存儲的信息喪失。為了保證存儲信息不遭破壞，必需在電荷漏掉以前就進展充電，以恢復原來的電荷。把這一充電過程稱為再生，或稱為刷新。對于DRAM，再生一般應在小于或等于2ms的時間內進展一次。DRAM承受“讀出”方式進展再生。由于DRAM每列都有自己的讀放，因此，只要依次轉變行地址，輪番對存儲矩陣的每一行全部單元同時進展讀出，當把全部行全部讀出一遍，就完成了對存儲器的再生(這種再生稱行地址再生)。(3)時序圖圖4.8動態(tài)存儲器RAS、CAS與地址Adr的相互關系圖4.9動態(tài)存儲器讀工作方式時序圖圖4.10動態(tài)存儲器寫工作方式時序圖

圖4.11動態(tài)存儲器頁面讀方式時序圖

3．DRAM的進展〔1〕同步DRAM(SDRAM) 典型的DRAM是異步工作的，處理器送地址和把握信號到存儲器后，等待存儲器進展內部操作(選擇行線和列線，讀出信號放大，并送輸出緩沖器等)，此時處理器只能等待，因而影響了系統性能。 而SDRAM與處理器之間的數據傳送是同步的，在系統時鐘把握下，處理器送地址和把握命令到SDRAM后，在經過確定數量(其值是的)的時鐘周期后，SDRAM完成讀或寫的內部操作。在此期間，處理器可以去進展其他工作，而不必等待之。圖4.12同步動態(tài)隨機存儲器(SDRAM)〔2〕DDR〔doubledatarate〕SDRAMDDRSDRAM是雙數據傳送速率的SDRAM。它與SDRAM不同的是時鐘的上升沿和下降沿都能讀出數據〔讀出時預取2位〕〔3〕DDR2SDRAM具有4位數據讀預取的力氣。DDR2內部每個時鐘能以4倍外部總線的速度讀取數據?！?〕DDR3DDR3將預取的力氣提升到8位，其芯片內部的工作頻率只是外部頻率的1/8?！?〕RambusDRAM(RDRAM)由Rambus公司開發(fā)的RambusDRAM著重爭論提高存儲器頻帶寬度問題。該芯片實行垂直封裝，全部引出針都從一邊引出，使得存儲器的裝配特殊緊湊。它與CPU之間傳送數據是通過專用的RDRAM總線進展的，而且不用通常的RAS，CAS，WE和CE信號。該芯片實行異步成組數據傳輸協議，在開頭傳送時需要較大存取時間(例如48ns)，以后可到達500Mb／s的傳輸率。能到達這樣的高速度是由于準確地規(guī)定了總線的阻抗、時鐘和信號。RDRAM從高速總線上得到訪存懇求，包括地址、操作類型和傳送的字節(jié)數?！?〕集成隨機存儲器(IRAM) 將整個DRAM系統集成在一個芯片內，包括存儲單元陣列；刷新規(guī)律；裁決規(guī)律、地址分時、把握規(guī)律準時序等。片內還附加有測試電路。4.DRAM與SRAM的比較DRAM有很多優(yōu)點：首先:由于它使用簡潔的單管單元作為存儲單元，因此，每片存儲容量較大，約是SRAM的4倍；由于DRAM的地址是分批進入的，所以它的引腳數比SRAM要少很多，它的封裝尺寸也可以比較小。這些特點使得在同一塊電路板上，使用DRAM的存儲容量要比用SRAM大4倍以上。其次:DRAM的價格比較廉價，大約只有SRAM的l／4。第三:由于使用動態(tài)元件，DRAM所需功率大約只有SRAM的1／6。DRAM存在不少缺點：首先，也是由于使用動態(tài)元件，它的速度比SRAM要低。其次，DRAM需要再生，這不僅鋪張了珍貴的時間，還需要有配套的再生電路，它也要用去一局部功率。SRAM一般用作容量不大的高速存儲器。4.3非易失性半導體存儲器 前面介紹的DRAM和SRAM均為可任意讀／寫的隨機存儲器，當掉電時，所存儲的內容馬上消逝，所以是易失性存儲器。 下面介紹的半導體存儲器，即使停電，所存儲的內容也不會喪失。依據半導體制造工藝的不同，可分為ROM，PROM，EPROM，E2PROM和FlashMemory。1．只讀存儲器(ROM) 掩模式ROM由芯片制造商在制造時寫入內容，以后只能讀而不能再寫入。 其根本存儲原理是以元件的“有／無”來表示該存儲單元的信息(“1”或“0”)，可以用熔絲、二極管或晶體管作為元件，顯而易見，其存儲內容是不會轉變的。2．可編程序的只讀存儲器(PROM) PROM可由用戶依據自己的需要來確定ROM中的內容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存的信息為“1”或“0”。 剛出廠的產品，其熔絲是全部接通的，使用前，用戶依據需要斷開某些單元的熔絲(寫入)。顯而易見，斷開后的熔絲是不能再接通了，因此，它是一次性寫入的存儲器。 掉電后不會影響其所存儲的內容。3．可擦可編程序的只讀存儲器(EPROM) 為了能屢次修改ROM中的內容，產生了EPROM。其根本存儲單元由一個管子組成，但與其他電路相比管子內多增加了一個浮置柵，如圖4．13所示。圖4.13EPROM存儲單元和編程電壓

編程序(寫入)時，把握柵上接12V編程序電壓Vpp，源極接地，漏極上加5V電壓。漏源極間的電場作用使電子穿越溝道，在把握柵的高壓吸引下，這些自由電子越過氧化層進入浮置柵；當浮置柵極獲得足夠多的自由電子后，漏源極間便形成導電溝道(接通狀態(tài))，信息存儲在四周都被氧化層絕緣的浮置柵上，即使掉電，信息仍保存。 當EPROM中的內容需要改寫時，先將其全部內容擦除，然后再編程。擦除是靠紫外線使浮置柵上電荷泄漏而實現的。EPROM芯片封裝上方有一個石英玻璃窗口，將器件從電路上取下，用紫外線照射這個窗口，可實現整體擦除。EPROM的編程次數不受限制。4．可電擦可編程序只讀存儲器(E2PROM) E2PROM的編程序原理與EPROM一樣，但擦除原理完全不同，重復改寫的次數有限制(因氧化層被磨損)，一般為10萬次。 其讀寫操作可按每個位或每個字節(jié)進展，類似于SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。 E2PROM每個存儲單元承受兩個晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。5．快擦除讀寫存儲器(FlashMemory)FlashMemory是在EPROM與E2PROM根底上進展起來的，它與EPROM一樣，用單管來存儲一位信息，它與E2PROM一樣之處是用電來擦除。但是它只能擦除整個區(qū)或整個器件，圖4．14是擦除原理圖。在源極上加高壓Vpp，把握柵接地，在電場作用下，浮置柵上的電子越過氧化層進入源極區(qū)而全部消逝，實現整體擦除或分區(qū)擦除。圖4.14FlashMemory存儲單元和擦除電壓

快擦除讀寫存儲器于1983年推出，1988年商品化。它兼有ROM和RAM倆者的性能，又有ROM，DRAM一樣的高密度。 是唯一具有大存儲量、非易失性、低價格、可在線改寫和高速度(讀)等特性的存儲器。它是近年來進展很快很有前途的存儲器。4.4半導體存儲器的組成與把握半導體存儲器的讀寫時間一般在十幾至幾百毫微秒之間，其芯片集成度高，體積小，片內還包含有譯碼器和存放器等電路。常用的半導體存儲器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16MXl位和4MX4位等種類。1．存儲器容量擴展由于一塊存儲器芯片的容量總是有限的，因此一個存儲器總是由確定數量的存儲器芯片構成。(1)位擴展位擴展指的是用多個存儲器器件對字進步行擴大。位擴展的連接方式是將多片存儲器的地址、片選CS、讀寫把握端R／W相應并聯，數據端分別引出。如圖4．15所示的位擴展方式是用2個16KX4位芯片組成16KX8位的存儲器。圖4．18中每個芯片字長4位，存儲器字長8位，每片有14條地址線引出端，4條數據線引出端。圖4.15位擴展連接方式(2)字擴展字擴展指的是增加存儲器中字的數量。靜態(tài)存儲器進展字擴展時，將各芯片的地址線、數據線、讀寫把握線相應并聯，而由片選信號來區(qū)分各芯片的地址范圍。圖4．16所示的字擴展存儲器是用4個16KX8位芯片組成64KX8位存儲器。數據線D0～D7，與各片的數據端相連，地址總線低位地址A0～A13與各芯片的14位地址端相連，而兩位高位地址A14，A15經過譯碼器和4個片選端相連。圖4.16字擴展連接方式(3)字位擴展實際存儲器往往需要字向和位向同時擴大。一個存儲器的容量為MXN位，假設使用LXK位存儲器芯片，那么，這個存儲器共需要個存儲器芯片。一個小容量存儲器與CPU的連接方式如圖4．20所示。存儲器由Intel2114芯片經字位擴展而成，容量為4KX8位。由于Intel2114芯片只有1KX4位，所以整個存儲器共需個2114芯片。Intel2114芯片本身共有10個地址端(A0～A9)、4位數據端(D0～D3)、一個片選端(CS)和一個讀寫把握信號端(/WE)。CPU供給12位地址，其中低10位(A0～A9)并行連接各芯片的地址端，還有兩位地址(Al0、A11)連向譯碼器，產生四個片選信號，分別把握四組芯片。此處譯碼器要受CPU的訪存信號/MREQ把握，只在需要訪問主存時才產生譯碼輸出。CPU供給八位數據總線(D0～D7)，每根數據線連接4個芯片。圖

靜態(tài)存儲器芯片與CPU的連接2．存儲把握在存儲器中，往往需要增設附加電路。這些附加電路包括地址多路轉換線路、地址選通、刷新規(guī)律，以及讀／寫把握規(guī)律等。在大容量存儲器芯片中，為了削減芯片地址線引出端數目，將地址碼分兩次送到存儲器芯片，因此芯片地址線引出端削減到地址碼的一半。刷新規(guī)律是為動態(tài)MOS隨機存儲器的刷新預備的。通過定時刷新、保證動態(tài)MOS存儲器的信息不致喪失。動態(tài)MOS存儲器承受“讀出”方式進展刷新。由于在讀出過程中恢復了存儲單元的MOS柵極電容電荷，并保持原單元的內容，所以，讀出過程就是再生過程。但是存儲器的訪問地址是隨機的，不能保證全部的存儲單元在確定時間內都可以通過正常的讀寫操作進展刷新，因此需要特地予以考慮。通常，在再生過程中只轉變行選擇線地址，每次再生一行，依次對存儲器的每一行進展讀出，就可完成對整個RAM的后IJ新。從上一次對整個存儲器刷新完畢到下一次對整個存儲器全部刷新一遍為止，這一段時間間隔稱作再生周期，又叫刷新周期，一般為2ms。通常有兩種刷新方式。(1)集中刷新集中式刷新指在一個刷新周期內，利用一段固定的時間，依次對存儲器的全部行逐一再生，在此期間停頓對存儲器的讀和寫。例如，一個存儲器有1024行，系統工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個刷新周期內共有10000個工作周期，其中用于再生的為1024個工作周期，用于讀和寫的為8976個工作周期。集中刷新的缺點是在刷新期間不能訪問存儲器，有時會影響計算機系統的正確工作。(2)分布式刷新實行在2ms時間內分散地將1024行刷新一遍的方法，具體做法是將刷新周期除以行數，得到兩次刷新操作之間的時間間隔t，利用規(guī)律電路每隔時間t產生一次刷新懇求。動態(tài)MOS存儲器的刷新需要有硬件電路的支持，包括刷新計數器、刷新訪存裁決，刷新把握規(guī)律等。這些線路可以集中在RAM存儲把握器芯片中。例如Intel8203DRAM把握器是為了把握2117，2118和2164DRAM芯片而設計的。2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。圖4．21是Intel8203規(guī)律框圖。依據它所把握的芯片不同，8203有16K與64K兩種工作模式。圖4.17Intel8203RAM把握器簡化圖8203的規(guī)律圖根本上可分成兩局部，上面為地址處理局部，下面為時序處理局部。地址處理局部接收從計算機系統的地址總線送來的地址(64K模式：AL0～AL7，AH0～AH7；16K模式：AL0～AL6，，AH0～AH6)經鎖存器后形成行地址和列地址分時輸出(64K模式：OUT0一OUT7，16K模式：OUT0～OUT6)到存儲器芯片。另外為了考慮刷新，由8203內部的刷新計數器產生刷新用的行地址。所以在地址處理局部共有2個多路開關，分別用來選擇行地址的來源以及分時輸出行地址和列地址。與此同時，時序處理局部輸出RAS或CAS信號，向RAM芯片指示此時輸出的地址是行地址或列地址。由于8203有兩種工作模式，因此有些引線有不同的定義，與地址有關的AL7，AH7，OUT7，就屬于這種狀況。在16K模式下，B0，B1為體選信號，這兩者結合起來可以分別使RAS0～RAS3有效，從而最多可對4個體進展選擇。在刷新周期，則通過刷新定時器和刷新計數器，使RAS0～RAS3全部有效，以實現對4個體同時刷新。下面爭論時序處理局部。8203的基準時鐘，可用兩種方法產生：一是由內部振蕩器電路產生基準時鐘。二是直接輸入外部時鐘。RD，WR是從外部輸入的讀、寫信號，經過8203后產生WE(寫)信號把握RAM。REFRQ用來輸人外部刷新懇求信號，如無輸人，則由8203內部刷新電路每隔2ms完成一次全部存儲單元的刷新操作。RD，WR，REFEQ和刷新定時器的輸出信號送到同步器／裁決器，通過裁決器預備哪個信號送人時序發(fā)生器。3．存儲校驗線路計算機在運行過程中，主存儲器要和CPU、各種外圍設備頻繁地高速交換數據。由于構造、工藝和元件質量等種種緣由，數據在存儲過程中有可能出錯，所以，一般在主存儲器中設置過失校驗線路。實現過失檢測和過失校正的代價是信息冗余。信息代碼在寫入主存時，按確定規(guī)章附加假設干位，稱為校驗位。在讀出時，可依據校驗位與信息位的對應關系，對讀出代碼進展校驗，以確定是否消逝過失，或可訂正錯誤代碼。早期的計算機多承受奇偶校驗電路，只有一位附加位，但這只能覺察一位錯而不能訂正。由于大規(guī)模集成電路的進展，主存儲器的位數可以做得更多，使多數計算機的存儲器有訂正錯誤代碼的功能(ECC)。一般承受的海明碼校驗線路可以訂正一位錯(參見第3章)。4．5多體穿插存儲器4．5．1編址方式 計算機中大容量的主存，可由多個存儲體組成，每個體都具有自己的讀寫線路、地址存放器和數據存放器，稱為“存儲模塊”。這種多模塊存儲器可以實現重疊與穿插存取。假設在M個模塊上穿插編址(M=2m)，則稱為模M穿插編址。通常承受的編址方式如圖4．18(a)所示。圖4.18多體穿插存儲設存儲器包括M個模塊，每個模塊的容量為L，各存儲模塊進展低位穿插編址，連續(xù)的地址分布在相鄰的模塊中。第i個模塊Mi的地址編號應按下式給出：Mj+1其中，j=0，1，2，...，L-1i=0，1，2，...，M-1表4.1地址的模四穿插編址表4．1列出了模四穿插各模塊的編址序列。這種編址方式使用地址碼的低位字段經過譯碼選擇不同的存儲模塊，而高位字段指向相應的模塊內部的存儲字。這樣，連續(xù)地址分布在相鄰的不同模塊內，而同一模塊內的地址都是不連續(xù)的。在抱負狀況下，假設程序段和數據塊都連續(xù)地在主存中存放和讀取，那么，這種編址方式將大大地提高主存的有效訪問速度。但當遇到程序轉移或隨機訪問少量數據，訪問地址就不愿定均勻地分布在多個存儲模塊之間，這樣就會產生存儲器沖突而降低了使用率，所以M個穿插模塊的使用率是變化的，大約在之間。例如，在大型計算機中M取16至32，則平均有效存取時間至少可以縮短到單存儲體的1／4至1／6。高檔微機M值可取2或4。4.5.2重疊與穿插存取把握多體穿插存儲模塊可以有兩種不同的方式進展訪問：一種是全部模塊同時啟動一次存儲周期，相對各自的數據存放器并行地讀出或寫入信息；另一種是M個模塊按確定的挨次輪番啟動各自的訪問周期，啟動兩個相鄰模塊的最小時間間隔等于單模塊訪問周期的1／M，前一種稱為“同時訪問”，后一種稱為“穿插訪問”。同時訪問要增加數據總線寬度。同時訪問多個存儲模塊能一次供給多個數據或多條指令。多體穿插訪問存儲器工作時間圖如圖4．22(b)所示。可以看出，就每一存儲模塊本身來說，對它的連續(xù)兩次訪問時間間隔仍等于單模塊訪問周期。CPU和IOP(輸入輸出處理機)對存儲器的訪問是由主存把握部件把握的。當CPU發(fā)出讀或寫懇求操作時，由穿插編址位選擇存儲體。并查詢該體把握部件中的“忙”觸發(fā)器(BUSYi,j=0～3)是否為“1”。當該觸發(fā)器為“1”時，表示存儲體正在進展讀或寫操作，需要等待這次操作完畢后將“忙”觸發(fā)器置“0”，才能響應新的讀或寫懇求。當存儲體完成讀寫操作時，向CPU發(fā)出“答復”信號。假設CPU還要連續(xù)讀、寫操作，則將下一個地址碼及其讀、寫命令送至存儲把握部件，重復上述過程。習題4.1在計算機的主存中，常常設置確定的ROM區(qū)。試說明設置ROM區(qū)域的目的。4.2為什么DRAM芯片的地址一般要分兩次