2014年計(jì)算機(jī)組成與結(jié)構(gòu)(第4章主存儲(chǔ)器)解析

計(jì)算機(jī)組成與構(gòu)造第4章主存儲(chǔ)器董志學(xué)2023.2第4章主存儲(chǔ)器主要內(nèi)容：4.1主存儲(chǔ)器分類、技術(shù)指標(biāo)和根本操作4.2讀/寫存儲(chǔ)器4.3非易失性半導(dǎo)體存儲(chǔ)器4.4存儲(chǔ)器的組成與把握4.5多體穿插存儲(chǔ)器4.1主存儲(chǔ)器分類、技術(shù)指標(biāo)和根本操作主存儲(chǔ)器分類：(1)隨機(jī)存儲(chǔ)器(RandomAccessMemory，簡稱RAM)隨機(jī)存儲(chǔ)器(又稱讀寫存儲(chǔ)器)——指通過指令可以隨機(jī)地、個(gè)別地對各個(gè)存儲(chǔ)單元進(jìn)展訪問，一般訪問所需時(shí)間根本固定，而與存儲(chǔ)單元地址無關(guān)。停電會(huì)造成信息喪失。RAM為“易失性存儲(chǔ)器”。

(2)非易失性存儲(chǔ)器停電仍保持存儲(chǔ)內(nèi)容。這類存儲(chǔ)器包括：只讀存儲(chǔ)器(Read-OnlyMemory，簡稱ROM)可編程序的只讀存儲(chǔ)器(ProgrammableROM，簡稱PROM)可擦除可編程序只讀存儲(chǔ)器(ErasablePROM，簡稱EPROM)可用電擦除的可編程只讀存儲(chǔ)器(electricallyEPROM，簡稱E2PROM)主存儲(chǔ)器的主要技術(shù)指標(biāo)：主存儲(chǔ)器的主要性能指標(biāo)為:主存容量、存儲(chǔ)器存取時(shí)間和存儲(chǔ)周期時(shí)間。計(jì)算機(jī)可尋址的最小信息單位是一個(gè)存儲(chǔ)字，相鄰的存儲(chǔ)器地址表示相鄰存儲(chǔ)字，這種機(jī)器稱為“字可尋址”機(jī)器。一個(gè)存儲(chǔ)字所包括的二進(jìn)制位數(shù)稱為字長。

一個(gè)字又可以劃分為假設(shè)干個(gè)“字節(jié)”，現(xiàn)代計(jì)算機(jī)中，大多數(shù)把一個(gè)字節(jié)定為8個(gè)二進(jìn)制位，因此，一個(gè)字的字長通常是8的倍數(shù)。有些計(jì)算機(jī)可以按“字節(jié)”尋址，因此，這種機(jī)器稱為“字節(jié)可尋址”計(jì)算機(jī)。以字節(jié)為單位來表示主存儲(chǔ)器存儲(chǔ)單元的總數(shù)，就是主存儲(chǔ)器的容量。指令中地址碼的位數(shù)預(yù)備了主存儲(chǔ)器的可直接尋址的最大空間。例如，32位超級微型機(jī)供給32位物理地址，支持對4G字節(jié)的物理主存空間的訪問。

常用的計(jì)量存儲(chǔ)空間的單位還有K，M。

K為210，M為220，G為230，T為240。存儲(chǔ)器存取時(shí)間存儲(chǔ)器存取時(shí)間(memoryaccesstime)又稱存儲(chǔ)器訪問時(shí)間。

是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)受的時(shí)間。存儲(chǔ)周期存儲(chǔ)周期(memorycycletime):

指連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作(例如連續(xù)兩次讀操作)所需間隔的最小時(shí)間。存取周期=存取時(shí)間+存儲(chǔ)單元的恢復(fù)穩(wěn)定時(shí)間主存儲(chǔ)器的根本操作 主存儲(chǔ)器用降落時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為親切。AR:地址存放器DR:數(shù)據(jù)存放器4.2讀/寫存儲(chǔ)器隨機(jī)存儲(chǔ)器(RAM)半導(dǎo)體讀／寫存儲(chǔ)器按存儲(chǔ)元件在運(yùn)行中能否長時(shí)間保存信息來分，有靜態(tài)存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器兩種。

靜態(tài)存儲(chǔ)器的集成度低，但功耗較大；動(dòng)態(tài)存儲(chǔ)器的集成度高，功耗小，它主要用于大容量存儲(chǔ)器。1．靜態(tài)存儲(chǔ)器(SRAM)圖4.2MOS靜態(tài)存儲(chǔ)器的存儲(chǔ)單元圖4.3MOS靜態(tài)存儲(chǔ)器構(gòu)造圖圖4.3是用圖4.2所示單元組成的16X1位靜態(tài)存儲(chǔ)器的構(gòu)造圖。圖4.4靜態(tài)存儲(chǔ)器芯片讀數(shù)時(shí)序圖4.5靜態(tài)存儲(chǔ)器寫時(shí)序2．動(dòng)態(tài)存儲(chǔ)器(DRAM)(1)存儲(chǔ)單元和存儲(chǔ)器原理圖4.6單管存儲(chǔ)單元線路圖

單管單元的優(yōu)點(diǎn)是:線路簡潔，單元占用面積小，速度快。單管單元的缺點(diǎn)是：讀出是破壞性的，故讀出后要馬上對單元進(jìn)展“重寫”，以恢復(fù)原信息；圖4.716K×1位動(dòng)態(tài)存儲(chǔ)器框圖(2)再生DRAM是通過把電荷充積到MOS管的柵極電容或特地的MOS電容中去來實(shí)現(xiàn)信息存儲(chǔ)的。但是由于電容漏電阻的存在，隨著時(shí)間的增加，其電荷會(huì)漸漸漏掉，從而使存儲(chǔ)的信息喪失。為了保證存儲(chǔ)信息不遭破壞，必需在電荷漏掉以前就進(jìn)展充電，以恢復(fù)原來的電荷。把這一充電過程稱為再生，或稱為刷新。對于DRAM，再生一般應(yīng)在小于或等于2ms的時(shí)間內(nèi)進(jìn)展一次。DRAM承受“讀出”方式進(jìn)展再生。由于DRAM每列都有自己的讀放，因此，只要依次轉(zhuǎn)變行地址，輪番對存儲(chǔ)矩陣的每一行全部單元同時(shí)進(jìn)展讀出，當(dāng)把全部行全部讀出一遍，就完成了對存儲(chǔ)器的再生(這種再生稱行地址再生)。(3)時(shí)序圖圖4.8動(dòng)態(tài)存儲(chǔ)器RAS、CAS與地址Adr的相互關(guān)系圖4.9動(dòng)態(tài)存儲(chǔ)器讀工作方式時(shí)序圖圖4.10動(dòng)態(tài)存儲(chǔ)器寫工作方式時(shí)序圖

圖4.11動(dòng)態(tài)存儲(chǔ)器頁面讀方式時(shí)序圖

3．DRAM的進(jìn)展〔1〕同步DRAM(SDRAM) 典型的DRAM是異步工作的，處理器送地址和把握信號到存儲(chǔ)器后，等待存儲(chǔ)器進(jìn)展內(nèi)部操作(選擇行線和列線，讀出信號放大，并送輸出緩沖器等)，此時(shí)處理器只能等待，因而影響了系統(tǒng)性能。 而SDRAM與處理器之間的數(shù)據(jù)傳送是同步的，在系統(tǒng)時(shí)鐘把握下，處理器送地址和把握命令到SDRAM后，在經(jīng)過確定數(shù)量(其值是的)的時(shí)鐘周期后，SDRAM完成讀或?qū)懙膬?nèi)部操作。在此期間，處理器可以去進(jìn)展其他工作，而不必等待之。圖4.12同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM)〔2〕DDR〔doubledatarate〕SDRAMDDRSDRAM是雙數(shù)據(jù)傳送速率的SDRAM。它與SDRAM不同的是時(shí)鐘的上升沿和下降沿都能讀出數(shù)據(jù)〔讀出時(shí)預(yù)取2位〕〔3〕DDR2SDRAM具有4位數(shù)據(jù)讀預(yù)取的力氣。DDR2內(nèi)部每個(gè)時(shí)鐘能以4倍外部總線的速度讀取數(shù)據(jù)?！?〕DDR3DDR3將預(yù)取的力氣提升到8位，其芯片內(nèi)部的工作頻率只是外部頻率的1/8?！?〕RambusDRAM(RDRAM)由Rambus公司開發(fā)的RambusDRAM著重爭論提高存儲(chǔ)器頻帶寬度問題。該芯片實(shí)行垂直封裝，全部引出針都從一邊引出，使得存儲(chǔ)器的裝配特殊緊湊。它與CPU之間傳送數(shù)據(jù)是通過專用的RDRAM總線進(jìn)展的，而且不用通常的RAS，CAS，WE和CE信號。該芯片實(shí)行異步成組數(shù)據(jù)傳輸協(xié)議，在開頭傳送時(shí)需要較大存取時(shí)間(例如48ns)，以后可到達(dá)500Mb／s的傳輸率。能到達(dá)這樣的高速度是由于準(zhǔn)確地規(guī)定了總線的阻抗、時(shí)鐘和信號。RDRAM從高速總線上得到訪存懇求，包括地址、操作類型和傳送的字節(jié)數(shù)?！?〕集成隨機(jī)存儲(chǔ)器(IRAM) 將整個(gè)DRAM系統(tǒng)集成在一個(gè)芯片內(nèi)，包括存儲(chǔ)單元陣列；刷新規(guī)律；裁決規(guī)律、地址分時(shí)、把握規(guī)律準(zhǔn)時(shí)序等。片內(nèi)還附加有測試電路。4.DRAM與SRAM的比較DRAM有很多優(yōu)點(diǎn)：首先:由于它使用簡潔的單管單元作為存儲(chǔ)單元，因此，每片存儲(chǔ)容量較大，約是SRAM的4倍；由于DRAM的地址是分批進(jìn)入的，所以它的引腳數(shù)比SRAM要少很多，它的封裝尺寸也可以比較小。這些特點(diǎn)使得在同一塊電路板上，使用DRAM的存儲(chǔ)容量要比用SRAM大4倍以上。其次:DRAM的價(jià)格比較廉價(jià)，大約只有SRAM的l／4。第三:由于使用動(dòng)態(tài)元件，DRAM所需功率大約只有SRAM的1／6。DRAM存在不少缺點(diǎn)：首先，也是由于使用動(dòng)態(tài)元件，它的速度比SRAM要低。其次，DRAM需要再生，這不僅鋪張了珍貴的時(shí)間，還需要有配套的再生電路，它也要用去一局部功率。SRAM一般用作容量不大的高速存儲(chǔ)器。4.3非易失性半導(dǎo)體存儲(chǔ)器 前面介紹的DRAM和SRAM均為可任意讀／寫的隨機(jī)存儲(chǔ)器，當(dāng)?shù)綦姇r(shí)，所存儲(chǔ)的內(nèi)容馬上消逝，所以是易失性存儲(chǔ)器。 下面介紹的半導(dǎo)體存儲(chǔ)器，即使停電，所存儲(chǔ)的內(nèi)容也不會(huì)喪失。依據(jù)半導(dǎo)體制造工藝的不同，可分為ROM，PROM，EPROM，E2PROM和FlashMemory。1．只讀存儲(chǔ)器(ROM) 掩模式ROM由芯片制造商在制造時(shí)寫入內(nèi)容，以后只能讀而不能再寫入。 其根本存儲(chǔ)原理是以元件的“有／無”來表示該存儲(chǔ)單元的信息(“1”或“0”)，可以用熔絲、二極管或晶體管作為元件，顯而易見，其存儲(chǔ)內(nèi)容是不會(huì)轉(zhuǎn)變的。2．可編程序的只讀存儲(chǔ)器(PROM) PROM可由用戶依據(jù)自己的需要來確定ROM中的內(nèi)容，常見的熔絲式PROM是以熔絲的接通和斷開來表示所存的信息為“1”或“0”。 剛出廠的產(chǎn)品，其熔絲是全部接通的，使用前，用戶依據(jù)需要斷開某些單元的熔絲(寫入)。顯而易見，斷開后的熔絲是不能再接通了，因此，它是一次性寫入的存儲(chǔ)器。 掉電后不會(huì)影響其所存儲(chǔ)的內(nèi)容。3．可擦可編程序的只讀存儲(chǔ)器(EPROM) 為了能屢次修改ROM中的內(nèi)容，產(chǎn)生了EPROM。其根本存儲(chǔ)單元由一個(gè)管子組成，但與其他電路相比管子內(nèi)多增加了一個(gè)浮置柵，如圖4．13所示。圖4.13EPROM存儲(chǔ)單元和編程電壓

編程序(寫入)時(shí)，把握柵上接12V編程序電壓Vpp，源極接地，漏極上加5V電壓。漏源極間的電場作用使電子穿越溝道，在把握柵的高壓吸引下，這些自由電子越過氧化層進(jìn)入浮置柵；當(dāng)浮置柵極獲得足夠多的自由電子后，漏源極間便形成導(dǎo)電溝道(接通狀態(tài))，信息存儲(chǔ)在四周都被氧化層絕緣的浮置柵上，即使掉電，信息仍保存。 當(dāng)EPROM中的內(nèi)容需要改寫時(shí)，先將其全部內(nèi)容擦除，然后再編程。擦除是靠紫外線使浮置柵上電荷泄漏而實(shí)現(xiàn)的。EPROM芯片封裝上方有一個(gè)石英玻璃窗口，將器件從電路上取下，用紫外線照射這個(gè)窗口，可實(shí)現(xiàn)整體擦除。EPROM的編程次數(shù)不受限制。4．可電擦可編程序只讀存儲(chǔ)器(E2PROM) E2PROM的編程序原理與EPROM一樣，但擦除原理完全不同，重復(fù)改寫的次數(shù)有限制(因氧化層被磨損)，一般為10萬次。 其讀寫操作可按每個(gè)位或每個(gè)字節(jié)進(jìn)展，類似于SRAM，但每字節(jié)的寫入周期要幾毫秒，比SRAM長得多。 E2PROM每個(gè)存儲(chǔ)單元承受兩個(gè)晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。5．快擦除讀寫存儲(chǔ)器(FlashMemory)FlashMemory是在EPROM與E2PROM根底上進(jìn)展起來的，它與EPROM一樣，用單管來存儲(chǔ)一位信息，它與E2PROM一樣之處是用電來擦除。但是它只能擦除整個(gè)區(qū)或整個(gè)器件，圖4．14是擦除原理圖。在源極上加高壓Vpp，把握柵接地，在電場作用下，浮置柵上的電子越過氧化層進(jìn)入源極區(qū)而全部消逝，實(shí)現(xiàn)整體擦除或分區(qū)擦除。圖4.14FlashMemory存儲(chǔ)單元和擦除電壓

快擦除讀寫存儲(chǔ)器于1983年推出，1988年商品化。它兼有ROM和RAM倆者的性能，又有ROM，DRAM一樣的高密度。 是唯一具有大存儲(chǔ)量、非易失性、低價(jià)格、可在線改寫和高速度(讀)等特性的存儲(chǔ)器。它是近年來進(jìn)展很快很有前途的存儲(chǔ)器。4.4半導(dǎo)體存儲(chǔ)器的組成與把握半導(dǎo)體存儲(chǔ)器的讀寫時(shí)間一般在十幾至幾百毫微秒之間，其芯片集成度高，體積小，片內(nèi)還包含有譯碼器和存放器等電路。常用的半導(dǎo)體存儲(chǔ)器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16MXl位和4MX4位等種類。1．存儲(chǔ)器容量擴(kuò)展由于一塊存儲(chǔ)器芯片的容量總是有限的，因此一個(gè)存儲(chǔ)器總是由確定數(shù)量的存儲(chǔ)器芯片構(gòu)成。(1)位擴(kuò)展位擴(kuò)展指的是用多個(gè)存儲(chǔ)器器件對字進(jìn)步行擴(kuò)大。位擴(kuò)展的連接方式是將多片存儲(chǔ)器的地址、片選CS、讀寫把握端R／W相應(yīng)并聯(lián)，數(shù)據(jù)端分別引出。如圖4．15所示的位擴(kuò)展方式是用2個(gè)16KX4位芯片組成16KX8位的存儲(chǔ)器。圖4．18中每個(gè)芯片字長4位，存儲(chǔ)器字長8位，每片有14條地址線引出端，4條數(shù)據(jù)線引出端。圖4.15位擴(kuò)展連接方式(2)字?jǐn)U展字?jǐn)U展指的是增加存儲(chǔ)器中字的數(shù)量。靜態(tài)存儲(chǔ)器進(jìn)展字?jǐn)U展時(shí)，將各芯片的地址線、數(shù)據(jù)線、讀寫把握線相應(yīng)并聯(lián)，而由片選信號來區(qū)分各芯片的地址范圍。圖4．16所示的字?jǐn)U展存儲(chǔ)器是用4個(gè)16KX8位芯片組成64KX8位存儲(chǔ)器。數(shù)據(jù)線D0～D7，與各片的數(shù)據(jù)端相連，地址總線低位地址A0～A13與各芯片的14位地址端相連，而兩位高位地址A14，A15經(jīng)過譯碼器和4個(gè)片選端相連。圖4.16字?jǐn)U展連接方式(3)字位擴(kuò)展實(shí)際存儲(chǔ)器往往需要字向和位向同時(shí)擴(kuò)大。一個(gè)存儲(chǔ)器的容量為MXN位，假設(shè)使用LXK位存儲(chǔ)器芯片，那么，這個(gè)存儲(chǔ)器共需要個(gè)存儲(chǔ)器芯片。一個(gè)小容量存儲(chǔ)器與CPU的連接方式如圖4．20所示。存儲(chǔ)器由Intel2114芯片經(jīng)字位擴(kuò)展而成，容量為4KX8位。由于Intel2114芯片只有1KX4位，所以整個(gè)存儲(chǔ)器共需個(gè)2114芯片。Intel2114芯片本身共有10個(gè)地址端(A0～A9)、4位數(shù)據(jù)端(D0～D3)、一個(gè)片選端(CS)和一個(gè)讀寫把握信號端(/WE)。CPU供給12位地址，其中低10位(A0～A9)并行連接各芯片的地址端，還有兩位地址(Al0、A11)連向譯碼器，產(chǎn)生四個(gè)片選信號，分別把握四組芯片。此處譯碼器要受CPU的訪存信號/MREQ把握，只在需要訪問主存時(shí)才產(chǎn)生譯碼輸出。CPU供給八位數(shù)據(jù)總線(D0～D7)，每根數(shù)據(jù)線連接4個(gè)芯片。圖

靜態(tài)存儲(chǔ)器芯片與CPU的連接2．存儲(chǔ)把握在存儲(chǔ)器中，往往需要增設(shè)附加電路。這些附加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新規(guī)律，以及讀／寫把握規(guī)律等。在大容量存儲(chǔ)器芯片中，為了削減芯片地址線引出端數(shù)目，將地址碼分兩次送到存儲(chǔ)器芯片，因此芯片地址線引出端削減到地址碼的一半。刷新規(guī)律是為動(dòng)態(tài)MOS隨機(jī)存儲(chǔ)器的刷新預(yù)備的。通過定時(shí)刷新、保證動(dòng)態(tài)MOS存儲(chǔ)器的信息不致喪失。動(dòng)態(tài)MOS存儲(chǔ)器承受“讀出”方式進(jìn)展刷新。由于在讀出過程中恢復(fù)了存儲(chǔ)單元的MOS柵極電容電荷，并保持原單元的內(nèi)容，所以，讀出過程就是再生過程。但是存儲(chǔ)器的訪問地址是隨機(jī)的，不能保證全部的存儲(chǔ)單元在確定時(shí)間內(nèi)都可以通過正常的讀寫操作進(jìn)展刷新，因此需要特地予以考慮。通常，在再生過程中只轉(zhuǎn)變行選擇線地址，每次再生一行，依次對存儲(chǔ)器的每一行進(jìn)展讀出，就可完成對整個(gè)RAM的后IJ新。從上一次對整個(gè)存儲(chǔ)器刷新完畢到下一次對整個(gè)存儲(chǔ)器全部刷新一遍為止，這一段時(shí)間間隔稱作再生周期，又叫刷新周期，一般為2ms。通常有兩種刷新方式。(1)集中刷新集中式刷新指在一個(gè)刷新周期內(nèi)，利用一段固定的時(shí)間，依次對存儲(chǔ)器的全部行逐一再生，在此期間停頓對存儲(chǔ)器的讀和寫。例如，一個(gè)存儲(chǔ)器有1024行，系統(tǒng)工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個(gè)刷新周期內(nèi)共有10000個(gè)工作周期，其中用于再生的為1024個(gè)工作周期，用于讀和寫的為8976個(gè)工作周期。集中刷新的缺點(diǎn)是在刷新期間不能訪問存儲(chǔ)器，有時(shí)會(huì)影響計(jì)算機(jī)系統(tǒng)的正確工作。(2)分布式刷新實(shí)行在2ms時(shí)間內(nèi)分散地將1024行刷新一遍的方法，具體做法是將刷新周期除以行數(shù)，得到兩次刷新操作之間的時(shí)間間隔t，利用規(guī)律電路每隔時(shí)間t產(chǎn)生一次刷新懇求。動(dòng)態(tài)MOS存儲(chǔ)器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)器、刷新訪存裁決，刷新把握規(guī)律等。這些線路可以集中在RAM存儲(chǔ)把握器芯片中。例如Intel8203DRAM把握器是為了把握2117，2118和2164DRAM芯片而設(shè)計(jì)的。2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。圖4．21是Intel8203規(guī)律框圖。依據(jù)它所把握的芯片不同，8203有16K與64K兩種工作模式。圖4.17Intel8203RAM把握器簡化圖8203的規(guī)律圖根本上可分成兩局部，上面為地址處理局部，下面為時(shí)序處理局部。地址處理局部接收從計(jì)算機(jī)系統(tǒng)的地址總線送來的地址(64K模式：AL0～AL7，AH0～AH7；16K模式：AL0～AL6，，AH0～AH6)經(jīng)鎖存器后形成行地址和列地址分時(shí)輸出(64K模式：OUT0一OUT7，16K模式：OUT0～OUT6)到存儲(chǔ)器芯片。另外為了考慮刷新，由8203內(nèi)部的刷新計(jì)數(shù)器產(chǎn)生刷新用的行地址。所以在地址處理局部共有2個(gè)多路開關(guān)，分別用來選擇行地址的來源以及分時(shí)輸出行地址和列地址。與此同時(shí)，時(shí)序處理局部輸出RAS或CAS信號，向RAM芯片指示此時(shí)輸出的地址是行地址或列地址。由于8203有兩種工作模式，因此有些引線有不同的定義，與地址有關(guān)的AL7，AH7，OUT7，就屬于這種狀況。在16K模式下，B0，B1為體選信號，這兩者結(jié)合起來可以分別使RAS0～RAS3有效，從而最多可對4個(gè)體進(jìn)展選擇。在刷新周期，則通過刷新定時(shí)器和刷新計(jì)數(shù)器，使RAS0～RAS3全部有效，以實(shí)現(xiàn)對4個(gè)體同時(shí)刷新。下面爭論時(shí)序處理局部。8203的基準(zhǔn)時(shí)鐘，可用兩種方法產(chǎn)生：一是由內(nèi)部振蕩器電路產(chǎn)生基準(zhǔn)時(shí)鐘。二是直接輸入外部時(shí)鐘。RD，WR是從外部輸入的讀、寫信號，經(jīng)過8203后產(chǎn)生WE(寫)信號把握RAM。REFRQ用來輸人外部刷新懇求信號，如無輸人，則由8203內(nèi)部刷新電路每隔2ms完成一次全部存儲(chǔ)單元的刷新操作。RD，WR，REFEQ和刷新定時(shí)器的輸出信號送到同步器／裁決器，通過裁決器預(yù)備哪個(gè)信號送人時(shí)序發(fā)生器。3．存儲(chǔ)校驗(yàn)線路計(jì)算機(jī)在運(yùn)行過程中，主存儲(chǔ)器要和CPU、各種外圍設(shè)備頻繁地高速交換數(shù)據(jù)。由于構(gòu)造、工藝和元件質(zhì)量等種種緣由，數(shù)據(jù)在存儲(chǔ)過程中有可能出錯(cuò)，所以，一般在主存儲(chǔ)器中設(shè)置過失校驗(yàn)線路。實(shí)現(xiàn)過失檢測和過失校正的代價(jià)是信息冗余。信息代碼在寫入主存時(shí)，按確定規(guī)章附加假設(shè)干位，稱為校驗(yàn)位。在讀出時(shí)，可依據(jù)校驗(yàn)位與信息位的對應(yīng)關(guān)系，對讀出代碼進(jìn)展校驗(yàn)，以確定是否消逝過失，或可訂正錯(cuò)誤代碼。早期的計(jì)算機(jī)多承受奇偶校驗(yàn)電路，只有一位附加位，但這只能覺察一位錯(cuò)而不能訂正。由于大規(guī)模集成電路的進(jìn)展，主存儲(chǔ)器的位數(shù)可以做得更多，使多數(shù)計(jì)算機(jī)的存儲(chǔ)器有訂正錯(cuò)誤代碼的功能(ECC)。一般承受的海明碼校驗(yàn)線路可以訂正一位錯(cuò)(參見第3章)。4．5多體穿插存儲(chǔ)器4．5．1編址方式 計(jì)算機(jī)中大容量的主存，可由多個(gè)存儲(chǔ)體組成，每個(gè)體都具有自己的讀寫線路、地址存放器和數(shù)據(jù)存放器，稱為“存儲(chǔ)模塊”。這種多模塊存儲(chǔ)器可以實(shí)現(xiàn)重疊與穿插存取。假設(shè)在M個(gè)模塊上穿插編址(M=2m)，則稱為模M穿插編址。通常承受的編址方式如圖4．18(a)所示。圖4.18多體穿插存儲(chǔ)設(shè)存儲(chǔ)器包括M個(gè)模塊，每個(gè)模塊的容量為L，各存儲(chǔ)模塊進(jìn)展低位穿插編址，連續(xù)的地址分布在相鄰的模塊中。第i個(gè)模塊Mi的地址編號應(yīng)按下式給出：Mj+1其中，j=0，1，2，...，L-1i=0，1，2，...，M-1表4.1地址的模四穿插編址表4．1列出了模四穿插各模塊的編址序列。這種編址方式使用地址碼的低位字段經(jīng)過譯碼選擇不同的存儲(chǔ)模塊，而高位字段指向相應(yīng)的模塊內(nèi)部的存儲(chǔ)字。這樣，連續(xù)地址分布在相鄰的不同模塊內(nèi)，而同一模塊內(nèi)的地址都是不連續(xù)的。在抱負(fù)狀況下，假設(shè)程序段和數(shù)據(jù)塊都連續(xù)地在主存中存放和讀取，那么，這種編址方式將大大地提高主存的有效訪問速度。但當(dāng)遇到程序轉(zhuǎn)移或隨機(jī)訪問少量數(shù)據(jù)，訪問地址就不愿定均勻地分布在多個(gè)存儲(chǔ)模塊之間，這樣就會(huì)產(chǎn)生存儲(chǔ)器沖突而降低了使用率，所以M個(gè)穿插模塊的使用率是變化的，大約在之間。例如，在大型計(jì)算機(jī)中M取16至32，則平均有效存取時(shí)間至少可以縮短到單存儲(chǔ)體的1／4至1／6。高檔微機(jī)M值可取2或4。4.5.2重疊與穿插存取把握多體穿插存儲(chǔ)模塊可以有兩種不同的方式進(jìn)展訪問：一種是全部模塊同時(shí)啟動(dòng)一次存儲(chǔ)周期，相對各自的數(shù)據(jù)存放器并行地讀出或?qū)懭胄畔?；另一種是M個(gè)模塊按確定的挨次輪番啟動(dòng)各自的訪問周期，啟動(dòng)兩個(gè)相鄰模塊的最小時(shí)間間隔等于單模塊訪問周期的1／M，前一種稱為“同時(shí)訪問”，后一種稱為“穿插訪問”。同時(shí)訪問要增加數(shù)據(jù)總線寬度。同時(shí)訪問多個(gè)存儲(chǔ)模塊能一次供給多個(gè)數(shù)據(jù)或多條指令。多體穿插訪問存儲(chǔ)器工作時(shí)間圖如圖4．22(b)所示?？梢钥闯?，就每一存儲(chǔ)模塊本身來說，對它的連續(xù)兩次訪問時(shí)間間隔仍等于單模塊訪問周期。CPU和IOP(輸入輸出處理機(jī))對存儲(chǔ)器的訪問是由主存把握部件把握的。當(dāng)CPU發(fā)出讀或?qū)憫┣蟛僮鲿r(shí)，由穿插編址位選擇存儲(chǔ)體。并查詢該體把握部件中的“忙”觸發(fā)器(BUSYi,j=0～3)是否為“1”。當(dāng)該觸發(fā)器為“1”時(shí)，表示存儲(chǔ)體正在進(jìn)展讀或?qū)懖僮?，需要等待這次操作完畢后將“忙”觸發(fā)器置“0”，才能響應(yīng)新的讀或?qū)憫┣蟆．?dāng)存儲(chǔ)體完成讀寫操作時(shí)，向CPU發(fā)出“答復(fù)”信號。假設(shè)CPU還要連續(xù)讀、寫操作，則將下一個(gè)地址碼及其讀、寫命令送至存儲(chǔ)把握部件，重復(fù)上述過程。習(xí)題4.1在計(jì)算機(jī)的主存中，常常設(shè)置確定的ROM區(qū)。試說明設(shè)置ROM區(qū)域的目的。4.2為什么DRAM芯片的地址一般要分兩次