微機原理與接口2-8086微處理器總線周期及引腳

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⑵總線周期

8086CPU與外部交換信息總是通過總線進行的。CPU的每一個這種信息輸入、輸出過程所需要的時間稱為總線周期(BusCycle)，一般一個總線周期由四個時鐘周期組成。

⑶時鐘周期時鐘脈沖的重復(fù)周期稱為時鐘周期(ClockCycle)。時鐘周期是CPU的時間基準(zhǔn)，由計算機的主頻決定。如8086的主頻為5MHz，1個時鐘周期就是200ns。22.幾種基本時序地址輸出地址/數(shù)據(jù)緩沖數(shù)據(jù)輸入地址輸出地址輸出地址/數(shù)據(jù)數(shù)據(jù)輸出地址輸出T1T2T3T4T1T2總線周期總線周期CLK(a)T1T2T3T4T1T1T1T1T1T2T3總線周期空閑狀態(tài)總線周期(b)T1T2T3T4T1CLK(c)READYTWT43⑴總線讀操作時序當(dāng)8086CPU進行存儲器或I/O端口讀操作時，總線進入讀周期?；镜淖x周期由4個時鐘周期組成:T1、T2、T3和T4。CPU在T3到T4之間從總線上接收數(shù)據(jù)。當(dāng)所選中的存儲器和外設(shè)的存取速度較慢時，則在T3和T4之間將插入1個或幾個等待周期TW。圖3.3是8086最小方式下的總線讀操作時序圖。下面對圖中表示的讀操作時序進行說明。4AD15～AD0A19/S6～A16/S3ALEM/IOCLKRDDT/RDENBHE/S7高為讀內(nèi)存低為讀I／O地址狀態(tài)輸出地址輸出數(shù)據(jù)輸入T1T2T3T4TW①②②③④⑤⑥⑦⑧⑨⑩BHE輸出圖3.38086讀周期的時序5⑵總線寫操作時序總線寫操作就是指CPU向存儲器或I／O端口寫入數(shù)據(jù)。圖3.4是8086在最小模式下的總線寫操作時序圖?？偩€寫操作時序與總線讀操作時序基本相同，但也存在以下不同之處：6AD15～AD0A19/S6～A16/S3ALEM/IOCLKWRDT/RDENBHE/S7高為讀內(nèi)存低為讀IO地址狀態(tài)輸出地址輸出數(shù)據(jù)輸出T1T2T3T4TW①②②③④⑤⑥⑦⑧⑨⑩BHE輸出圖3.48086寫周期的時序7(a)對存儲器或I／O端口操作的選通信號不同?？偩€讀操作中，選通信號是RD，而總線寫操作中是WR。

(b)在T4狀態(tài)中，AD15

AD0上地址信號消失后，AD15

AD0的狀態(tài)不同?？偩€讀操作中，此時AD15

AD0進入高阻狀態(tài)，并在隨后的狀態(tài)中保持為輸入方向；而在總線寫操作中，此時CPU立即通過AD15

AD0輸出數(shù)據(jù)，并一直保持到T4狀態(tài)中。8⑶中斷響應(yīng)操作時序當(dāng)8086CPU的INTR引腳上有一有效電平(高電平)，且標(biāo)志寄存器IF=1，則8086CPU在執(zhí)行完當(dāng)前的指令后響應(yīng)中斷，在響應(yīng)中斷時CPU執(zhí)行兩個中斷響應(yīng)周期。圖3.5是8086在最小模式下的中斷響應(yīng)操作時序圖。

9圖3.5中斷響應(yīng)周期的時序AD7～AD0ALEINTACLK中斷類型T1T2T3T4TIT1T2T3T4TITI空閑狀態(tài)TI在8086系統(tǒng)中一般為三個，而在8088系統(tǒng)中則沒有。10

CPU的中斷響應(yīng)周期包括兩個總線周期，在每個總線周期中都從INTA端輸出一個負(fù)脈沖，其寬度是從T2狀態(tài)開始持續(xù)到T4狀態(tài)的開始。第一個總線周期的INTA負(fù)脈沖，用來通知中斷源，CPU準(zhǔn)備響應(yīng)中斷，中斷源應(yīng)準(zhǔn)備好中斷類型碼，在第二個總線周期的INTA負(fù)脈沖期間，外設(shè)接口(一般經(jīng)中斷控制器)應(yīng)立即把中斷源的中斷類型碼送到數(shù)據(jù)線的低8位AD7～AD0上。

11第3章：3.28088的總線時序（續(xù)2）指令周期是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的過程。若干總線周期組成一個指令周期總線周期是指CPU通過總線操作與外部（存儲器或I/O端口）進行一次數(shù)據(jù)交換的過程8088的基本總線周期需要4個時鐘周期4個時鐘周期編號為T1、T2、T3和T4總線周期中的時鐘周期也被稱作“T狀態(tài)”時鐘周期的時間長度就是時鐘頻率的倒數(shù)當(dāng)需要延長總線周期時插入等待狀態(tài)TwCPU進行內(nèi)部操作，沒有對外操作時，其引腳就處于空閑狀態(tài)Ti演示12第3章：3.28088的總線時序（續(xù)3）任何指令的取指階段都需要存儲器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期CPU響應(yīng)可屏蔽中斷時生成中斷響應(yīng)總線周期13第3章：存儲器寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)A19~A16S6~S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出20位存儲器地址A19~A0IO/M*輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號WR*和數(shù)據(jù)D7~D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送14第3章：I/O寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)0000S6~S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出16位I/O地址A15~A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號WR*和數(shù)據(jù)D7~D0T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送15第3章：存儲器讀總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)A19~A16S6~S3READY（高電平）IO/M*RD*T1狀態(tài)——輸出20位存儲器地址A19~A0IO/M*輸出低電平，表示存儲器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號RD*T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送16第3章：I/O讀總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)S6~S3READY（高電平）IO/M*RD*0000T1狀態(tài)——輸出16位I/O地址A15~A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號RD*T3和Tw狀態(tài)——檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送173.2.48086/8088引腳及其功能

圖3.78086/8088CPU引腳188086/8088芯片的引腳應(yīng)包括20根地址線，16根(8086)或8根(8088)數(shù)據(jù)線以及控制線、狀態(tài)線、電源線和地線等，若每個引腳只傳送一種信息，那么芯片的引腳將會太多，不利于芯片的封裝，因此，8086/8088CPU的部分引腳定義了雙重功能。管腳雙重功能：如第33引腳MN/MX上電平的高低代表兩種不同的信號；第31到24引腳在CPU處于兩種不同的工作方式（最大工作方式和最小工作方式）時具有不同的名稱和定義；引腳9到16（8088CPU）及引腳2到16和39（8086CPU）采用了分時復(fù)用技術(shù)，即在不同的時刻分別傳送地址或數(shù)據(jù)信息等。19

一．8086CPU引腳

8086CPU引腳按功能可分為三大類：電源線和地線，地址/數(shù)據(jù)引腳以及控制引腳。

1．電源線和地線

電源線VCC（第40引腳）：輸入，接入

10%單一+5V電源。地線GND（引腳1和20）：輸入，兩條地線均應(yīng)接地。202.地址/數(shù)據(jù)(狀態(tài))引腳

地址/數(shù)據(jù)分時復(fù)用引腳AD15

AD0（AddressData）：引腳39及引腳2

16，傳送地址時單向輸出，傳送數(shù)據(jù)時雙向輸入或輸出。地址狀態(tài)分時復(fù)用引腳A19/S6

A16/S3（Address/Status）：引腳35

38，輸出、三態(tài)總線。采用分時輸出，即在T1狀態(tài)作地址線用，T2

T4狀態(tài)輸出狀態(tài)。當(dāng)訪問存儲器時，T1狀態(tài)輸出A19

A16，與AD15

AD0一起構(gòu)成訪問存儲器的20位物理地址；CPU訪問I/O端口時，不使用這4個引腳，A19

A16保持為0。狀態(tài)信息中的S6為0用來表示8086CPU當(dāng)前與總線相連，所以在T2

T4狀態(tài)，S6總為0，以表示CPU當(dāng)前連在總線上；S5表示中斷允許標(biāo)志位IF的當(dāng)前設(shè)置，IF=1時，S5為1，否則為0；S4

S3用來指示當(dāng)前正在使用哪個段寄存器，如表3.3所示。21表3.3S4與S3組合代表的正在使用的寄存器S4S3當(dāng)前正在使用的段寄存器00110101ESSSCS或未使用任何段寄存器DS223.控制引腳—按其完成功能劃分負(fù)責(zé)中斷：

(1)NMI(Non-MaskableInterrupt)：引腳17，非屏蔽中斷請求信號，輸入，上升沿觸發(fā)。

(2)INTR(InterruptRequest)

：引腳18，可屏蔽中斷請求信號，輸入，高電平有效。若IF=1，則當(dāng)前指令執(zhí)行完后立即響應(yīng)中斷；若IF=0，則中斷被屏蔽，外設(shè)發(fā)出的中斷請求將不被響應(yīng)。程序員可通過指令STI或CLI將IF標(biāo)志位置1或清零。

（3）INTA：中斷響應(yīng)信號，通知外設(shè)，CPU已經(jīng)響應(yīng)該中斷。23負(fù)責(zé)協(xié)調(diào)：

(4)CLK(Clock)：引腳19，系統(tǒng)時鐘，輸入。它通常與8284A時鐘發(fā)生器的時鐘輸出端相連。

(5)RESET：引腳21，復(fù)位信號，輸入，高電平有效。8086/8088要求復(fù)位脈沖寬度不得小于4個時鐘周期。復(fù)位后，內(nèi)部寄存器的狀態(tài)如表3.4所示。(6)READY：引腳22，數(shù)據(jù)“準(zhǔn)備好”信號線，輸入。CPU在每個總線周期的T3狀態(tài)對READY引腳采樣，若為高電平，說明數(shù)據(jù)已準(zhǔn)備好；(7)TEST：引腳23，等待測試信號，輸入。當(dāng)CPU執(zhí)行WAIT指令時，每隔5個時鐘周期對該引腳進行一次測試。若為高電平，CPU就仍處于空轉(zhuǎn)狀態(tài)進行等待，直到該引腳變?yōu)榈碗娖剑珻PU結(jié)束等待狀態(tài)，執(zhí)行下一條指令，以使CPU與外部硬件同步。24表3.4復(fù)位后內(nèi)部寄存器的狀態(tài)

內(nèi)部寄存器狀態(tài)標(biāo)志寄存器IPCSDSSSES指令隊列緩沖器其余寄存器0000H0000HFFFFH0000H0000H0000H空0000H25負(fù)責(zé)讀寫：(Read)：引腳32，讀控制信號，輸出。當(dāng)RD=0時，表示將要執(zhí)行一個對存儲器或I/O端口的讀操作。到底是從存儲單元還是從I/O端口讀取數(shù)據(jù)，取決于(8086)或M/IO(8088)信號。（Write）：控制寫，輸出。當(dāng)WR＝0該引腳為低，CPU發(fā)出寫信號。M/IO：存儲器／IO控制選擇信號。注意：8086與8088區(qū)別26

(11)BHE/S7(BusHighEnable/Status)：引腳34，高8位數(shù)據(jù)總線允許/狀態(tài)復(fù)用引腳，輸出。BHE在總線周期的T1狀態(tài)時輸出，當(dāng)該引腳輸出為低電平時，表示當(dāng)前數(shù)據(jù)總線上高8位數(shù)據(jù)有效。該引腳和地址引腳A0配合表示當(dāng)前數(shù)據(jù)總線的使用情況，如表3.5所示。S7

在8086中未被定義，暫作備用狀態(tài)信號線。（12）ALE（AddressLatchEnable）：地址鎖存信號負(fù)責(zé)地址：27表3.5BHE與地址引腳A0編碼的含義A0數(shù)據(jù)總線的使用情況0011010116位字傳送(偶地址開始的兩個存儲器單元的內(nèi)容)在數(shù)據(jù)總線高8位(D15

D8)和奇地址單元間進行字節(jié)傳送在數(shù)據(jù)總線低8位(D7

D0)和偶地址單元間進行字節(jié)傳送無效28負(fù)責(zé)數(shù)據(jù)：DEN*

，DT/R*DEN*（DataEnable）數(shù)據(jù)允許，輸出、三態(tài)、低電平有效有效時，表示當(dāng)前數(shù)據(jù)總線上正在傳送數(shù)據(jù)，可利用他來控制對數(shù)據(jù)總線的驅(qū)動DT/R*（DataTransmit/Receive）數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)該信號表明當(dāng)前總線上數(shù)據(jù)的流向高電平時數(shù)據(jù)自CPU輸出（發(fā)送）低電平時數(shù)據(jù)輸入CPU（接收）29負(fù)責(zé)總線：HOLD，HLDAHOLD總線保持（即總線請求），輸入、高電平有效HLDA（HOLDAcknowledge）總線保持響應(yīng)（總線響應(yīng)），輸出、高電平有效有效表示CPU已響應(yīng)總線請求并已將總線釋放此時CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請求設(shè)備可以順利接管總線待到總線請求信號HOLD無效，總線響應(yīng)信號HLDA也轉(zhuǎn)為無效，CPU重新獲得總線控制權(quán)30MN/MX*(Minimum/Maximummodecontrol)：引腳33，最小/最大方式控制信號，輸入。1．最小工作方式(MN/接+5V)

所謂最小工作方式，就是系統(tǒng)中只有8086一個微處理器，是一個單微處理器系統(tǒng)。在這種系統(tǒng)中，所有的總線控制信號都直接由8086CPU產(chǎn)生，系統(tǒng)中的總線控制邏輯電路被減到最少。2．最大工作方式

(MN/接地)

當(dāng)把8086的33腳時，這時的系統(tǒng)處于最大工作方式。最大工作方式是相對最小工作方式而言的，它主要用在中等或大規(guī)模的8086系統(tǒng)中。在最大方式系統(tǒng)中，總是包含有兩個或多個微處理器，是多微處理器系統(tǒng)。其中必有一個主處理器8086，其他的處理器稱為協(xié)處理器。318086CPUMX/MNVCC(＋5V)ALECLKREADYBHERESETA19/S6A16/S3AD15AD08284A時鐘發(fā)生器VCC等待狀態(tài)產(chǎn)生器地址鎖存器8282(3片)數(shù)據(jù)收發(fā)器8286(2片)STBOE地址總線ABDENR/DT數(shù)據(jù)總線DBIO/MINTRINTARDWRHOLDHLDA控制總線CBRDY~~圖3.88086最小方式系統(tǒng)結(jié)構(gòu)32Intel8286OE*＝0，導(dǎo)通

T＝1A→BT＝0A←BOE*＝1，不導(dǎo)通每一位都是一個雙向三態(tài)門，8位具有共同的控制端8位雙向緩沖器控制端連接在一起，低電平有效可以雙向?qū)ㄝ敵雠c輸入同相33Intel8282具有三態(tài)輸出的TTL電平鎖存器STB電平鎖存引腳OE*輸出允許引腳每一位都是一個三態(tài)鎖存器，8個三態(tài)鎖存器的控制端連在一起348088最小組態(tài)的總線形成AD7~AD0A15~A8A19/S6~A16/S3+5V8088ALE8282STB系統(tǒng)總線信號A19~A16A15~A8A7~A0D7~D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*353.8086最大工作方式及引腳24

31的定義

當(dāng)MN/MX接低電平時，系統(tǒng)工作于多處理器方式?？梢钥闯?，最大方式和最小方式有關(guān)地址總線和數(shù)據(jù)總線的電路部分基本相同。而控制總線的電路部分有很大差別。最小工作方式下，控制信號可直接從8086/8088CPU得到，不需要外加電路。最大方式是多處理器工作方式，需要協(xié)調(diào)主處理器和協(xié)處理器的工作。部分引腳需要重新定義，控制信號不能直接從8086/8088CPU引腳得到，需要外加8288總線控制器，通過它對CPU發(fā)出的控制信號(S0,S1,S2)進行變換和組合，以得到對存儲器和I/O端口的讀寫控制信號和對地址鎖存器8282及對總線收發(fā)器8286的控制信號，使總線的控制功能更加完善。

368086CPU＋5VCLKREADY0SRESETA19/S6A16/S3AD15AD08284A時鐘發(fā)生器VCC等待狀態(tài)產(chǎn)生器地址鎖存器8282(3片)數(shù)據(jù)收發(fā)器8286(2片)OE地址總線AB數(shù)據(jù)總線DB控制總線CB1S2S8288

總線控制器0S1S2SCLKCENAENINTAIOBMRDCMWTCAMWCIORCIOWCAIOWCSTBBHE1T