一種多軸運(yùn)動加法器的設(shè)計(jì)

一種多軸運(yùn)動加法器的設(shè)計(jì)

0超前進(jìn)位加法器市政廳是許多系統(tǒng)的重要基本單元。串行進(jìn)位加法器是最基本的加法器結(jié)構(gòu),整個(gè)電路的時(shí)延與全加器的數(shù)量成正比。全加器的最長延時(shí)路徑發(fā)生在產(chǎn)生和的輸出,這個(gè)路徑是全加器的3個(gè)輸入經(jīng)過進(jìn)位輸出再到和的輸出,所以不但要改進(jìn)產(chǎn)生和的電路的速度,還要改進(jìn)產(chǎn)生進(jìn)位的電路的速度。超前進(jìn)位加法器正是基于此設(shè)計(jì)的。為了進(jìn)一步提高加法器的運(yùn)算速度,本文引入了流水線的結(jié)構(gòu)。18加法器件數(shù)的確定我們知道,加到第i位加法器的進(jìn)位輸入信號是這兩個(gè)加法操作數(shù)第i位以前各位狀態(tài)的函數(shù),所以第i位的進(jìn)位輸入信號Ci-1可由Ai-1Ai-2…A1A0和Bi-1Bi-2…B1B0唯一確定。根據(jù)這個(gè)原理,就可以通過邏輯電路事先得出每一位全加器的進(jìn)位輸入信號,而無需再從最低位開始向高位逐位傳遞進(jìn)位信號,這就有效地提高了運(yùn)算速度。超前進(jìn)位加法器正是基于這方面考慮而設(shè)計(jì)的。超前進(jìn)位加法器提高了運(yùn)算速度,但它是以增加電路的復(fù)雜程度為代價(jià)換取的。8位超前進(jìn)位加法器如果按下面推導(dǎo)的結(jié)構(gòu)實(shí)現(xiàn),則隨著加法操作數(shù)位數(shù)的提高,電路復(fù)雜程度急劇上升,具體公式如下:Pi=Ai⊕Bi(1)Gi=AiBi(2)Ci=Gi+PiCi?1(3)Si=Pi⊕Ci?1(4)Ρi=Ai⊕Bi(1)Gi=AiBi(2)Ci=Gi+ΡiCi-1(3)Si=Ρi⊕Ci-1(4)式中:i=0～7;Pi為傳遞函數(shù);Gi為生成函數(shù);Ci-1為低位進(jìn)位;Ci為高位進(jìn)位;Si為第i位和。從而可知:???????????P0=A0⊕B0P1=A1⊕B1?P7=A7⊕B7(5)???????????G0=A0B0G1=A1B1?G7=A7B7(6)C0=G0+P0C?1(7){Ρ0=A0⊕B0Ρ1=A1⊕B1?Ρ7=A7⊕B7(5){G0=A0B0G1=A1B1?G7=A7B7(6)C0=G0+Ρ0C-1(7)式中:C-1為最低位的全加器的進(jìn)位輸入,始終使它處于低電平狀態(tài),即固定取“0”值,?????????????????????????????C0=G0+P0C?1C1=G1+P1C0?C7=G7+P7C6=G7+P7(G6+P6C5)=G7+P7G6+P7P6C5=?=G7+P7G6+P7P6G5+?+P7P6?P1P0C?1(8){C0=G0+Ρ0C-1C1=G1+Ρ1C0?C7=G7+Ρ7C6=G7+Ρ7(G6+Ρ6C5)=G7+Ρ7G6+Ρ7Ρ6C5=?=G7+Ρ7G6+Ρ7Ρ6G5+?+Ρ7Ρ6?Ρ1Ρ0C-1(8)由式(8)看到,當(dāng)加法操作數(shù)的位數(shù)達(dá)8位時(shí),按這種超前進(jìn)位設(shè)計(jì)電路,高位超前進(jìn)位電路結(jié)構(gòu)將變得相當(dāng)?shù)膹?fù)雜,并且加法器件的運(yùn)算速度極大地降低了。下面將討論基于流水線設(shè)計(jì)的8位加法器改進(jìn)的電路結(jié)構(gòu),這種結(jié)構(gòu)是基于2位超前進(jìn)位加法器5級鎖存器4段流水線結(jié)構(gòu)。28新型流水線結(jié)構(gòu)的設(shè)計(jì)整個(gè)加法器的電路結(jié)構(gòu)如圖1所示。圖1中的2位加法器電路結(jié)構(gòu)完全相同,所有鎖存器(Latch)均由同一個(gè)時(shí)鐘源控制。在每一時(shí)鐘周期內(nèi),加法器完成2位操作數(shù)的加法運(yùn)算,整個(gè)8位加法器的運(yùn)算速度完全取決于2位加法器的運(yùn)算速度,這樣就極大地提高了8位加法器的運(yùn)算速度?？紤]本設(shè)計(jì)是基于CMOS工藝的,于是在原有邏輯的基礎(chǔ)上,對于所用的門做了比較大的調(diào)整。圖1中每個(gè)2位超前進(jìn)位加法器的電路結(jié)構(gòu)如圖2所示。采用流水線結(jié)構(gòu)后,設(shè)計(jì)的關(guān)鍵是流水線級數(shù)的考慮,因?yàn)檫@一方面要平衡各個(gè)流水段的長度,另一方面還要使最慢的流水線時(shí)間小于1個(gè)時(shí)鐘周期。流水段的本質(zhì)是沒有真正減少每條指令的執(zhí)行時(shí)間,而是增加了CPU的指令吞吐量,即單位時(shí)間完成的指令條數(shù),吞吐量的增大意味著程序運(yùn)行得更快,總的執(zhí)行時(shí)間變短。但需要指出的是,流水線的延遲、不平衡以及附加開銷也限制了流水線的運(yùn)用,因?yàn)榱魉€技術(shù)經(jīng)常要對流水線附加一些控制,這樣就增加了開銷,使單條指令執(zhí)行時(shí)間略有增加。由于流水線鎖存器件對時(shí)鐘周期增加了啟動時(shí)間和傳輸延遲,時(shí)鐘偏移也有這種作用,因此一旦時(shí)鐘周期很小,以至于與時(shí)鐘偏移和鎖存器附加開銷相當(dāng)時(shí),流水線就沒有用處了。顯然,流水線加法器中鎖存器的結(jié)構(gòu)設(shè)計(jì)非常關(guān)鍵。下面討論具有異步置0功能的鎖存器結(jié)構(gòu)設(shè)計(jì)。3鎖存器的邏輯功能圖3所示為流水線中所用的鎖存器結(jié)構(gòu)。現(xiàn)就圖3設(shè)計(jì)的鎖存器討論數(shù)據(jù)的鎖存功能。當(dāng)Clk=0,ResetN=0時(shí),MP1截止,MN1截止,即傳輸門TG1截止,MP2導(dǎo)通,MP3截止,MN2導(dǎo)通,MN3導(dǎo)通,同時(shí)MP7、MN7導(dǎo)通,即傳輸門TG2導(dǎo)通,于是鎖存器被置為0;當(dāng)Clk=1,ResetN=0時(shí),MP1導(dǎo)通,MN1導(dǎo)通,即傳輸門TG1導(dǎo)通,顯然TG2截止,若此時(shí)D_out=0,則MP9導(dǎo)通,MP8也導(dǎo)通,MN8導(dǎo)通,MN9截止,輸出保持0狀態(tài),若此時(shí)D_out=1,MP9截止,MN8導(dǎo)通,MN9導(dǎo)通,MP8導(dǎo)通,于是輸出保持1狀態(tài);當(dāng)Clk=1,ResetN=1時(shí),MP1導(dǎo)通,MN1導(dǎo)通,即傳輸門TG1導(dǎo)通,傳輸門TG2截止,同時(shí)因?yàn)镸P3和MN3截止,所以鎖存器的狀態(tài)是隨著D_in的變化而變化,不具有鎖存的功能;當(dāng)Clk翻轉(zhuǎn)的瞬間,假設(shè)此時(shí)D_in=0,則MP4導(dǎo)通,從而MN3導(dǎo)通,又Clk翻轉(zhuǎn)瞬間,于是MP3導(dǎo)通,MN2導(dǎo)通,這樣鎖存器鎖存了D_in=0,當(dāng)下一個(gè)時(shí)鐘到來以后,TG1截止,TG2導(dǎo)通,經(jīng)過反相以后,輸出D_out=0,即鎖存器實(shí)現(xiàn)了鎖存功能;若當(dāng)Clk翻轉(zhuǎn)的瞬間,假設(shè)此時(shí)D_in=1,則MN4導(dǎo)通,MN5導(dǎo)通,同時(shí)由于MP2導(dǎo)通,MP3導(dǎo)通,這樣鎖存器鎖存了D_in=1,當(dāng)下一個(gè)時(shí)鐘到來以后,TG1截止,TG2導(dǎo)通,經(jīng)過反相以后輸出D_out=1,即鎖存器實(shí)現(xiàn)了鎖存功能。圖4為用NC-Verilog對鎖存器邏輯功能的驗(yàn)證,其部分.v的網(wǎng)表和testbench如下:`timescale1ns/1nsmodulelatch(clk,resetn,d_in,d_out);inputclk,resetn;inputd_in;outputd_out;cmosc1(net2,d_in,clk,clkn);…nand2na(net5,net2,resetn);…endmodulemodulenand2(y,a,b);…endmodule`timescale1ns/1nsmodulelatch_test;regclk,resetn;regd_in;wired_out;latchtest1(clk,resetn,d_in,d_out);initialbegind_in=1;resetn=0;clk=0;#100d_in=0;…#200$stop;endalways#50clk=～clk;endmodule由圖4可知,本文設(shè)計(jì)的鎖存器的邏輯功能是正確的。下面再對鎖存器電路進(jìn)行HSPICE仿真,仿真波形見圖5。其鎖存器電路的部分網(wǎng)表如下:*latch_test_03272005-03-27-16:10.liblog018.lss.temp125.globalvddgnd.subcktnand2YABwp=0uwn=0u….endsXI1net2D_inClkClkNtransgatewp=0.96uwn=0.48u…XI12D_outnet7invwp=0.96uwn=0.48uVin1Clkgndpulse(01.80n0n0n1.25n2.5n)Vin2ClkNgndpulse(1.800n0n0n1.25n2.5n)Vin3D_ingndVin4ResetNvddvsourcevddgnd1.8v.tran0.01n6n.end由圖5可知,本文設(shè)計(jì)的鎖存器可以很好地實(shí)現(xiàn)鎖存功能,綜合圖4和圖5所示波形,可知本文設(shè)計(jì)的鎖存器無論在邏輯上還是在電路結(jié)構(gòu)上都可以保證鎖存功能的實(shí)現(xiàn),可以作為數(shù)據(jù)鎖存器用在本文所設(shè)計(jì)的8位流水線加法器中。4新型線索及挑戰(zhàn)a)本文提出的基于流水線結(jié)構(gòu)的8位加法器,采用了5級鎖存器和4級流水線結(jié)構(gòu),使得一個(gè)8位加法數(shù)操作可以分成4個(gè)時(shí)鐘節(jié)拍完成,同時(shí)CPU在這期間可以進(jìn)行其他的指令操作,極大地提高了CPU的數(shù)據(jù)吞吐量。b)必須看到,隨著流水線的引入,也帶來一些新的問題。例如:流水線的控制將增加一些附加的開銷;流水線每一節(jié)拍的合理劃分;兩級鎖存器之間的數(shù)據(jù)流最大傳遞時(shí)間必須小于1個(gè)時(shí)鐘周期,否則流水線引入就不會起到任何作用;流水線引入后,對于時(shí)鐘源的設(shè)計(jì)要求相對嚴(yán)格了,否則當(dāng)時(shí)鐘偏移和流水線的控制及附加開