電子設(shè)計(jì)自動(dòng)化技術(shù)課件

1第3章Altera公司的CPLD/FPGA介紹3.1

Altera公司的器件系列MAX（2.5V,1.8V）邏輯單元（LE）等效宏單元（Macrocell）內(nèi)置Flash大小（bit）最大用戶IO管腳到管腳延時(shí)（ns）EPM2402401928192804.5EPM57057044081921605.5EPM1270127098081922126.0EPM22102210170081922726.52一、Altera的CPLDMAX系列：在MAX

3000A、MAX7000S/AE/B等CPLD器件中，基本構(gòu)造塊稱為宏單元（Macrocell），宏單元由可編程的“與陣”和固定的“或陣”構(gòu)成。MAXII器件：傳統(tǒng)的CPLD完全不同，摒棄了傳統(tǒng)的宏單元體系，采用查找表（LUT）體系和行列布線，無需外部配置。成本降低一半，功耗只有其十分之一。二、Altera的FPGA3FLEX系列：10K、10A、10KEACEX

1K系列：基于查找表結(jié)構(gòu)的低成本FPGA，集成度在3萬到幾十萬門之間APEX系列：20K、20KE3萬門到150萬門，多核結(jié)構(gòu)設(shè)計(jì)的FPGACyclone系列：Cyclone、Cyclone

II全銅、1.2V/1.5V、90nm/130nm的SRAM工藝，成本低，容量高，速度快Stratix系列:Stratix、Stratix

II大容量存儲(chǔ)資源，三種嵌入式存儲(chǔ)模塊類型適應(yīng)設(shè)計(jì)的需求多種DSP模塊使stratix器件具備大數(shù)據(jù)量的數(shù)字信號(hào)處理能力支持多種I/O標(biāo)準(zhǔn)和高速接口采用嵌入式鎖相環(huán)（PLL）管理片內(nèi)和片外時(shí)鐘，具備時(shí)鐘管理功能Nios嵌入式處理器器件配置和遠(yuǎn)程系統(tǒng)升級(jí)三、宏功能塊及IP核4為了支持SOPC的實(shí)現(xiàn)，Altera提供了性能優(yōu)良的宏模塊、IP核以及系統(tǒng)集成等完整的解決方案，減少了設(shè)計(jì)風(fēng)險(xiǎn)，縮短開發(fā)周期，提高所設(shè)計(jì)系統(tǒng)的總體性能。IP模塊的兩種開發(fā)方式：AMPP（Altera

MegafunctionPartnerProgram），是ALtera宏功能模塊、IP核開發(fā)伙伴組織，提供基于Altera器件的優(yōu)化的宏功能模塊、IP內(nèi)核。MegaCore，是Altera自行開發(fā)完成的，包括數(shù)字信號(hào)處理、圖

像處理、通信、接口、處理器等種類的IP核，QuartusII、MAX+plusII軟件提供對(duì)宏功能模塊進(jìn)行編譯和仿真，測(cè)試其性能。3.5

CYCLONE

II器件?紹3.5.1

Cyclone

II器件的主要特性和基本結(jié)構(gòu)5Cyclone

II器件的基本結(jié)構(gòu)63.3.2

Cyclone

II器件的主要資源介紹7邏輯陣列塊MultiTrack互連全局時(shí)鐘網(wǎng)絡(luò)和鎖相環(huán)嵌入式存儲(chǔ)器嵌入式乘法器IOE1.

LE

(Logic

Element)84輸入查找表相當(dāng)于4輸入的函數(shù)發(fā)生器，能夠?qū)崿F(xiàn)4變量輸入的所有邏輯。一個(gè)可編程寄存器。一個(gè)進(jìn)位鏈連接。一個(gè)寄存器鏈連接。能夠驅(qū)動(dòng)所有的可能的互連，包括本地互連、列間、行間、寄存器鏈及直接互連。支持寄存器打包。支持寄存器反饋。邏輯單元的結(jié)構(gòu)9通用模式10計(jì)算模式112.

LAB

(Logic

Array

Blocks)每個(gè)LAB包括16個(gè)LE、LAB控制信號(hào)（清除、時(shí)鐘、時(shí)鐘使能、復(fù)位等）、LE進(jìn)位鏈、寄存器進(jìn)位鏈及LAB本地互連。12LAB互連示意圖13LAB控制信號(hào)示意圖143.

MultiTrack互連行互連15列互連164.

全局時(shí)鐘網(wǎng)絡(luò)及鎖相環(huán)1718時(shí)鐘控制塊19全局時(shí)鐘網(wǎng)絡(luò)20PLL的結(jié)構(gòu)21