微處理器課件

80486是Intel1989年4月推出的32位微處理器。在Intel32位微處理器的體系演化過程中，具有承上啟下的地位。

32位微處理器是指在微處理器內(nèi)部以32位寄存器為單位進行數(shù)據(jù)處理。 而在數(shù)據(jù)傳送時，根據(jù)發(fā)送端與接受端處理數(shù)據(jù)的速度不同，可能在128位、64位、32位、16位或8位二進制位為單位，進行數(shù)據(jù)的傳送。 但在內(nèi)存中總是以8位二進制位為單位來存放數(shù)據(jù)。第三章80486微處理器1本章內(nèi)容3．180486的內(nèi)部結(jié)構(gòu)3．280486的工作模式介紹3．380486的外部引腳介紹23、180486的內(nèi)部結(jié)構(gòu)

3、1、1基本結(jié)構(gòu)介紹7大部分組成：總線接口部分指令預(yù)取部分譯碼部分運算部分存儲管理部分高速緩沖存儲器3①②③④⑤⑥⑦執(zhí)行部件浮點數(shù)部件4包括執(zhí)行部件或稱定點運算部件（算術(shù)邏輯單元ALU、移位器和寄存器組）和浮點運算部件（浮點運算單元PLU、浮點寄存器組）。執(zhí)行部件負(fù)責(zé)從譯碼器隊列取出指令的微指令地址，并解釋執(zhí)行該指令的微指令。1、運算部分——核心部件5組成：分段部件和分頁部件（1）分段部件提供對內(nèi)存分段管理的硬件支持，可直接把指令指定的邏輯地址變換為物理地址，只實現(xiàn)對內(nèi)存分段管理。也可以把指令指定的邏輯地址變換為線性地址，傳送到分頁部件，實現(xiàn)對內(nèi)存的分段分頁管理。它包含有CS，DS，SS，ES，GS，F(xiàn)S共6個段寄存器。 分段部件在地址變換過程中實現(xiàn)任務(wù)間的隔離保護以及虛擬內(nèi)存技術(shù)。2、存儲管理部分——為實現(xiàn)虛擬存儲器而設(shè)置。64、指令預(yù)取部件——對代碼做取入、排隊分析、分解等譯碼的前期準(zhǔn)備工作。

代碼預(yù)取操作是利用總線空閑周期，不斷將后續(xù)指令從高速緩存中或內(nèi)存中取入，放置在指令隊列中，直到裝滿為止。

該部件有兩個16字節(jié)的隊列寄存器，它與Cache之間有一條128位（8*16）寬度的通道，因此，每次從cache最多可取16字節(jié)的信息。

這種指令的取入和分析執(zhí)行的并行操作，避免了譯碼部件因總線忙碌不能及時取入后續(xù)指令，而暫時停機的可能性。95、指令譯碼部件——把指令含義轉(zhuǎn)換成相應(yīng)的內(nèi)部控制總線信號，指揮各部件協(xié)同工作。從指令預(yù)取隊列中取出指令進行譯碼。

將指令轉(zhuǎn)換成微指令入口地址。而將指令尋址信息送存儲器管理部件，指揮各部件協(xié)同工作。106、控制部件——產(chǎn)生微指令，對運算部件、存儲管理部件、指令譯碼器發(fā)控制信號。

微處理器的每一條指令都有一組相應(yīng)的微指令，存放在控制ROM中，它們作為可以為機器識別的命令，用來產(chǎn)生對各部件實際操作所需的一系列控制信號。譯碼器產(chǎn)生的微指令入口地址就是指向該組命令的地址。117、總線接口部件——實現(xiàn)內(nèi)部總線與外部總線的聯(lián)系。在內(nèi)部時序信號控制下，將內(nèi)部總線上的數(shù)據(jù)、控制信號或者地址送到外部總線；

接收外部數(shù)據(jù)總線上的數(shù)據(jù)、控制信號，并可根據(jù)接收到的控制信號，產(chǎn)生總線周期輸出相應(yīng)的外部控制信號，又稱握手聯(lián)絡(luò)信號。支持突發(fā)總線控制，對主存中進行連續(xù)多個數(shù)據(jù)單元的傳輸加快數(shù)據(jù)的讀寫。

所謂突發(fā)總線控制是指在一個總線傳送周期只進行一次尋址，然后連續(xù)傳送多個數(shù)據(jù)單元的方式。12下圖描述了32位微處理器內(nèi)部的基本邏輯部件之間的基本聯(lián)系、各部件的主要功能、數(shù)據(jù)在微處理器中的主要流動趨向。 所有部件都掛接在內(nèi)部總線上，通過內(nèi)部總線交換數(shù)據(jù)，也可以按粗尖頭所示方式與相鄰部件交換數(shù)據(jù)。每個部件都有自己的寄存器。133．1．2寄存器組分4類： 基本結(jié)構(gòu)寄存器

浮點寄存器

系統(tǒng)級寄存器 調(diào)試和測試寄存器應(yīng)用程序可訪問

系統(tǒng)可訪問141．

基本結(jié)構(gòu)寄存器（1）通用寄存器——用于存放數(shù)據(jù)或地址，可進行32位、16位、8位、1位運算。8個32位的：EAX，EBX，ECX，EDX，ESI，EDI，EBP，ESP其低16位可獨立使用，稱：AX，BX，CX，DX，SI，DI，BP，SP。可作為8位寄存器使用是：AH，AL，BH，BL，CH，CL，DH，DL。它們之間的關(guān)系如圖3.2（a）

158位8位累加器基址計數(shù)數(shù)據(jù)源變址目標(biāo)變址基址指針堆棧指針返回返回返回16（2）段寄存器——指出代碼和數(shù)據(jù)所用的存儲空間。有6個16位的。

代碼段CS——指示存放程序代碼的地址空間

數(shù)據(jù)段

DS，ES，F(xiàn)S，GS——指示數(shù)據(jù)的地址空間

堆棧段SS——指示存放程序執(zhí)行的中間結(jié)果的地址空間見圖3。2（b）17（3）指令指針——放相對于代碼段基址的偏移量，指向計算機即將執(zhí)行的指令。 32位的寄存器，稱EIP，其低16位可獨立使用，稱IP。 在實模式下，IP與CS組合后，形成20位的物理地址。

圖3。2（C）（4）標(biāo)志寄存器 EFLAGS：32位，各位可分為：（具體的在4.3節(jié)介紹） 標(biāo)志位——指明程序執(zhí)行時微處理器的實時狀態(tài)。如：進位、溢出等。 控制位——由程序設(shè)計者設(shè)置，以控制8048進行某種操作。 其低16位可獨立使用，稱FLAGS，實模式下很有用。

圖3。2（d）182、系統(tǒng)級寄存器

控制著80486微處理器的片內(nèi)cache、運算部分的浮點部件以及存儲管理部件。含有4個控制寄存器和4個系統(tǒng)地址寄存器。（系統(tǒng)程序使用）。19（1）控制寄存器——CR0，CR1，CR2，CR3為32位的。見書P.20如圖3.3（a）CR0——保存系統(tǒng)的控制和狀態(tài)信息。CR1——Intel為以后開發(fā)保留CR2——保留了所檢測到的上一個頁面故障的32位線性地址。CR3——保留頁目錄表的物理基址。（2）系統(tǒng)地址寄存器——又稱保護方式寄存器（僅在保護模式下使用）。見書P.20圖3.3（b） 全局描述符表寄存器——GDTR 中斷描述符表寄存器——IDTR 局部描述符表寄存器——LDTR 任務(wù)狀態(tài)寄存器——TR203、調(diào)試與測試寄存器見圖3.4（P.22）

調(diào)試寄存器DR0~DR3——用于設(shè)置數(shù)據(jù)存取斷點和代碼執(zhí)行斷點。調(diào)試斷點寄存器：DR6——指明斷點的當(dāng)前狀態(tài)。

調(diào)試控制寄存器DR7——選擇調(diào)試功能和設(shè)置斷點。DR4，DR5保留。

測試寄存器TR3~TR7（5個）——用于測試片內(nèi)cache和用旁視緩沖區(qū)TLB。（P.317）213．1．380486微處理器的地址空間1．

存儲地址空間分為： 虛擬空間（又稱邏輯空間），其地址為虛擬地址或邏輯地址，可達(dá)246字節(jié)（64TB） 線性空間：通過分段部件把虛擬空間變換為32位的線性空間。若分頁部件未被選用，線性地址就是物理地址。 物理空間（又稱主存空間）：主存的實際空間，其地址稱作物理地址或主存地址?？蛇_(dá)232字節(jié)（4GB）。地址變換如圖3。5

（P。22）22２．I/O地址空間由2１6（64K）個地址（0000，0000Ｈ～0000，F(xiàn)FFFH）組成。與存儲地址不重疊。由M／IO（80486微處理器芯片）引腳區(qū)分。233．280486的工作模式介紹

二種工作模式：實地址模式保護虛擬模式三種工作方式實地址方式（REAL）保護方式（PROTECTED）虛擬8086方式（VIRTUAL8086）243．1．1實地址模式

80486在加電和復(fù)位后就進入實地址方式，使80486與8086有相同的基本體系結(jié)構(gòu)，功能增強。1．

存儲空間及實地址模式下的編址 存儲空間為220字節(jié)，即1M字節(jié)，線性地址就是物理地址。采用分段方式，每段大小固定為64K字節(jié)，存儲段可以彼此覆蓋，即一個64K字節(jié)的段如未用完，另一個段可以覆蓋未用的存儲區(qū) （1）物理地址的形成：25

物理地址=段基址*16＋偏移地址

左移4位

有效地址例：CS內(nèi)容為1000H，IP為8888H，則實模式下的物理地址是10000H＋8888H＝18888H段基址：CS、DS、ES、SS。偏移地址：IP、DI、SI、BP、SP等。段寄存器值偏移量+物理地址16位4位16位20位存儲器物理地址的計算方法26CS0000IP代碼段DS或ES0000SI、DI或BXSS0000SP或BP數(shù)據(jù)段堆棧段存儲器（2）段寄存器和偏移地址寄存器組合關(guān)系272．

保留的地址空間

（1）中斷向量區(qū)：地址為0000，0000H～0000，03FFH，每一個中斷向量占4個字節(jié)。（2）系統(tǒng)初始化區(qū)：

地址為FFFF，F(xiàn)FF0H～FFFF，F(xiàn)FFFH。

當(dāng)加電和復(fù)位時，物理地址自動置為FFFF，F(xiàn)FF0H，程序就從此地址開始執(zhí)行。當(dāng)首次遇到段間轉(zhuǎn)移或調(diào)用指令時，物理地址又自動置為000X，XXXXH，進入實地址方式下的物理地址空間。283、在實地址方式下，運行的程序不分特權(quán)等級，實際上，實地址方式下的程序相當(dāng)于工作在特權(quán)級0，除保護虛地址方式下的一些專用指令外，所有其他指令都能在實地址方式下運行。4、在實地址工作方式下，將CR0中PE位置1，80486就轉(zhuǎn)移到保護模式。293．2．2保護虛擬地址模式（簡稱保護模式） 特點——支持多用戶操作系統(tǒng)，能快速的進行任務(wù)切換和任務(wù)保護環(huán)境，同時也向下兼容。1．

保護概念目的——避免程序間的相互干擾。存儲器分段分頁管理機制不僅為存儲保護和共享提供了硬件支持，而且，為實現(xiàn)虛擬存儲器提供了硬件支持。多種保護方式，最突出方式為環(huán)保護方式——在程序間及操作系統(tǒng)間實現(xiàn)隔離，即分配不同的虛地址空間。實現(xiàn)方法——設(shè)立特權(quán)級。特權(quán)級分為4級（0~3），值越小，特權(quán)越高。圖3。6特權(quán)規(guī)則：

特權(quán)級P存儲的數(shù)據(jù)，由≥P級的特權(quán)級進行訪問

具有特權(quán)級P的程序和過程，只能由≤P級上執(zhí)行的任務(wù)調(diào)用。30應(yīng)用程序3級常用擴展程序內(nèi)核0級2級系統(tǒng)服務(wù)程序1級系統(tǒng)和應(yīng)用程序分離返回31（1）物理空間：在保護方式下，全部32根地址有效，可尋址達(dá)4G字節(jié)。

（2）虛擬存儲地址空間：在物理上是由外存與內(nèi)存結(jié)合提供，最大為246=64TB的邏輯空間（編程空間）即允許程序在246字節(jié)（64TB）的邏輯空間內(nèi)運行。（一個任務(wù)可運行多達(dá)16KB個段，每個段最大可為4G字節(jié)，故一個任務(wù)最大可達(dá)64MM（TB）字節(jié)的虛擬地址）2．

存儲空間

32段寄存器不再直接存放段基址，而是存放指示段基址的選擇符。段寄存器中的T1位決定一個任務(wù)（程序）可以擁有一個全局描述符表和一個局部描述符表。選擇符用于選擇某個描述符表中的描述符。13位選擇碼決定了每個描述符表中最多有213個描述符。因此一個任務(wù)可擁有的描述符數(shù)目最多為2×213個（即16KB個段）。每個描述符指示存儲器的位置、長度和訪問權(quán)限等。當(dāng)描述符中的G位為1時，相應(yīng)的段長度為220×212（即4GB）字節(jié)故一個任務(wù)最多可擁有的編程空間為：

2×213×220×212=246=64TB33在保護方式下，一個存儲單元的地址也是由段基地址和段內(nèi)偏移量兩部分組成。在保護方式下，段基地址也是32位的，所以就不能由段寄存器的內(nèi)容直接形成32位的段基地址，而是要經(jīng)過轉(zhuǎn)換。于是在內(nèi)存中就有一個表，每一個內(nèi)存段對應(yīng)著表中的一項，此項中包含32位的段基址。在80x86中，一個段用一個8字節(jié)的描述符來描述，多個描述符構(gòu)成一個表，稱為描述表。

由描述符中所規(guī)定的段基地址加上32位的段內(nèi)偏移量就可以尋址一個存儲單元，如圖所示：3、保護方式下的物理地址形成

用戶使用的邏輯地址由一個16位的段選擇符和一個32位的段偏移量（由指令尋址方式?jīng)Q定）組成。34段寄存器偏移量訪問權(quán)界限基地址存儲器操作數(shù)段內(nèi)基址段界}選擇段大到4GB353．2．3虛擬8086方式當(dāng)標(biāo)志寄存器中位VM置1時，進入虛擬8086方式。CPU的工作過程與保護方式下的工作過程相同。允許同時執(zhí)行8086的操作系統(tǒng)及應(yīng)用程序以及486的操作系統(tǒng)及486應(yīng)用程序，因此，多用戶可同時使用一臺486微處理器，用32位機的代碼去模擬運行16位機的程序。與實方式相同的形式使用段寄存器，以形成線性基地址（即尋址的地址空間為1MB，段長64KB，段寄存器存放段基址）。通過分頁功能，可把虛擬86下的1MB地址空間映象到486微處理器的4GB的物理空間的任意位置。363．2．4三種工作方式的狀態(tài)轉(zhuǎn)變

373．380486的外部引腳介紹 80486有168條引腳，采用網(wǎng)格陣列（PGA）封裝，根據(jù)功能分為三大類： 數(shù)據(jù)線類 地址線類和 控制線類。如圖3.8

383932位（4個字節(jié)）雙向和三態(tài)特性：

D0~D8是最低字節(jié)

D24~D31是最高字節(jié)?？捎肂S8和BS16信號控制，可實現(xiàn)8位或16位的數(shù)據(jù)傳送。3．3．1數(shù)據(jù)線類（D0～D31）403．3．2地址線類（A2~A3，A4~A31，BE0~BE3）

1、A2~A31具有三態(tài)特性。2、A2~A31和BE0~BE3（字節(jié)使能）構(gòu)成32位的地址線。指明某一個4字節(jié)（32位）存儲單元地址或I/O端口（可尋址4GB的物理存儲空間和64KB的I/O地址空間）。其中：A0，A1由BE0~BE3的組合得到。見表3.1 BE0～BE3指明是訪問該４字節(jié)中那些字節(jié)，他們分別對應(yīng)數(shù)據(jù)線：BE0——D0～Ｄ7 BE1——D8~D15 BE2——D16~D23 BE3——D24~D31見表3.241返回4280486對應(yīng)的數(shù)據(jù)線D0~D7D8~D15D0~D15D16~D23D8~D23D0~D23D24~D31D16~D31D8~D31D0~D318086對應(yīng)的數(shù)據(jù)線D0~D7D8~D15D0~D15D0~D7D8~D15D0~D15D8~D15D0~D15D8~D15D0~D1543與8086的兼容性：

8086的兩個引腳A0、BHE（數(shù)據(jù)線高位D8~D15的使能引腳），二者的組合確定存取數(shù)據(jù)線D0~D15的信息：（A0BHE）8086存儲（L，L）D0～Ｄ１５（L，H）Ｄ０～Ｄ７（H，L）Ｄ８～Ｄ１５（H，H）不使用n

80486由BE0～BE3的組合狀態(tài)產(chǎn)生A0，A1及BHE。見表3.2443、3、3控制線類

1．

時鐘（CLK）是CPU的主頻，為CPU提供基本的定時和內(nèi)部工作頻率。所有外部的定時參數(shù)都是以CLK的上升沿為基準(zhǔn)而確立的。輸入信號為TTL電平。2、數(shù)據(jù)奇偶校驗位組（DP0～DP3，PCHK）

（1）DP0～DP3為“數(shù)據(jù)奇偶校驗位”輸入輸出引腳，分別對應(yīng)數(shù)據(jù)線的4個字節(jié)。

當(dāng)數(shù)據(jù)寫入存儲時，分別對每個字節(jié)加入偶校驗位（有偶數(shù)個“1”為高電平）；

當(dāng)從存儲器讀出數(shù)據(jù)時，自動對每個字節(jié)的數(shù)據(jù)進行偶校驗。

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3、數(shù)據(jù)線寬度的控制組（BS16，BS8）為輸入引腳

BS8位低電平時，32位——>8位數(shù)據(jù)線。BS16為低電平，BS8為高電平時，數(shù)據(jù)線寬度為16位。此時，80486微處理器將數(shù)據(jù)變換為寬度比較小的數(shù)據(jù)多次傳送。同時，BE0~BE3也會作出相應(yīng)變化，以適應(yīng)所確定的數(shù)據(jù)線寬度。（2）PCHK為“奇偶校驗狀態(tài)”輸出，用于指示奇偶校驗是否出錯，該引腳為低電平時表示數(shù)據(jù)線有奇偶校驗錯。464、總線周期定義組（M／IO，D／C，Ｗ／Ｒ，LOCK，PLOCK）

（1）總線周期——CPU對存儲器或I/O端口完成一次讀/寫操作所需的時間。一個總線周期至少由兩個CLK（時鐘周期）組成。（2）W／Ｒ：用來區(qū)別讀還是寫周期

（3）D／Ｃ：用來區(qū)別數(shù)據(jù)和控制周期

（4）M／IO：用來區(qū)別內(nèi)存和IO周期

（5）LOCK：“總線鎖定”輸出，有效時，80486獨占系統(tǒng)總線，不允許外信號打斷當(dāng)前總線周期的操作。

（6）PLOCK：“鎖定”信號。有效時，微處理器可自動讀、寫大于32位的存儲器操作（如訪問浮點長字和對cache的操作），可由多個總線周期完成交換。

三者的組合決定當(dāng)前的總線周期見表3.3

下一頁47返回485、總線控制組（ADS，RDY）和基本時序

（1）ADS，RDY信號指明總線周期從何時開始，到何時結(jié)束

ADS：“地址狀態(tài)”輸出。有效時，標(biāo)志著一個總線周期的開始。該信號在本周期的第一個時鐘被激活，后續(xù)時鐘變?yōu)闊o效。

RDY：“已準(zhǔn)備”輸入，低電平指明當(dāng)前的總線周期已結(jié)束

響應(yīng)讀請求時，該信號有效表明外部設(shè)備已在數(shù)據(jù)引腳上放好了數(shù)據(jù)。

響應(yīng)寫請求時，該信號有效表明外部設(shè)備已收到了80486的數(shù)據(jù)。

49（2）基本時序

總線時序——指完成總線操作有關(guān)的地址線、數(shù)據(jù)線、讀寫控制線和時鐘線等總線信號相互間的定時關(guān)系。

無等待狀態(tài)的時序（2-2周期）

在T1期間，CPU發(fā)出ADS為低電平時，表示開始了一個總線周期，此時地址線及周期定義信號生效。如果外部已把有效數(shù)據(jù)放在數(shù)據(jù)線上以響應(yīng)CPU的讀請求，或者外部已接收了一個數(shù)據(jù)以響應(yīng)CPU的寫請求，則會在T2結(jié)束前發(fā)RDY信號。如圖3.9（a）

插入等待狀態(tài)的時序（3-3周期） 當(dāng)存儲器或I/O的速度跟不上總線操作速度時，就不發(fā)出RDY信號，此時，CPU自動插入等待狀態(tài)。如圖3.9（b）50返回516、總線仲裁信號組（HOLD，HLDA，BOFF，BREQ）——決定總線的控制權(quán)

主設(shè)備與從設(shè)備——誰控制總線，誰為主設(shè)備

80486微處理器訪問存儲器或I/O設(shè)備時，總線由80486控制。

I/O設(shè)備直接訪問存儲器，總線由I/O設(shè)備控制。

當(dāng)非微處理器設(shè)備請求系統(tǒng)總線的控制權(quán)時，需要一個仲裁機構(gòu)確定總線的控制全交給誰。

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HOLD：“總線請求”輸入。表示