電路與電子技術(shù)簡明教程時序邏輯電路

電路與電子技術(shù)簡明教程-時序邏輯電路9.１觸發(fā)器9.１觸發(fā)器第九章時序邏輯電路時序電路由組合電路和記憶存儲電路組成，其組成框圖如圖9-1所示，框圖中的記憶存儲電路主要由觸發(fā)器構(gòu)成9.１觸發(fā)器第九章時序邏輯電路兩個與非門輸入和輸出端交叉相連，即構(gòu)成如圖〔a〕所示的根本RS觸發(fā)器。根據(jù)電路圖可知，基本RS觸發(fā)器的一對互補輸出的表達(dá)式為根本RS觸發(fā)器9.1.1１.電路組成和任務(wù)原理9.１觸發(fā)器第九章時序邏輯電路首先引入兩個概念：“現(xiàn)態(tài)〞和“次態(tài)〞?！艾F(xiàn)態(tài)〞指接納信號前觸發(fā)器的形狀，通常用來表示；“次態(tài)〞指接納信號后觸發(fā)器的形狀，通常用來表示。１〕形狀真值表２〕特征方程３〕形狀轉(zhuǎn)移圖４〕波形圖根本RS觸發(fā)器9.1.1２.邏輯功能描畫9.１觸發(fā)器第九章時序邏輯電路常要求觸發(fā)器在某一指定時辰輸出隨著輸入信號的變化而變化，這一指定時辰可由外加時鐘脈沖CP〔ClockPulse〕來控制。數(shù)字系統(tǒng)中采用的觸發(fā)器，通常添加了時鐘脈沖CP。接下來引見由時鐘脈沖CP控制的RS觸發(fā)器〔簡稱同步RS觸發(fā)器〕和D觸發(fā)器〔簡稱同步D觸發(fā)器〕。其電路構(gòu)成如圖〔a〕所示。同步觸發(fā)器9.1.2１.同步RS觸發(fā)器9.１觸發(fā)器第九章時序邏輯電路假設(shè)把同步RS觸發(fā)器的輸入端D接一個非門到輸入端R，就構(gòu)成了同步D觸發(fā)器，其電路構(gòu)成如圖〔a〕所示同步觸發(fā)器9.1.22.同步D觸發(fā)器9.１觸發(fā)器第九章時序邏輯電路對于由時鐘脈沖CP控制的同步觸發(fā)器，當(dāng)CP＝１時，其輸出會隨著輸入的改動而改動，而當(dāng)CP＝０時，其輸出形狀堅持不變，這種觸發(fā)方式稱為電平觸發(fā)。有些電路在CP＝０時，其輸出隨著輸入的改動而改動，也屬于電平觸發(fā)。圖９‐９描畫了同步D觸發(fā)器的空翻景象。同步觸發(fā)器的空翻景象9.1.39.１觸發(fā)器第九章時序邏輯電路其邏輯符號如下圖。邊沿觸發(fā)器9.1.41.邊沿D觸發(fā)器對D觸發(fā)器來說，假設(shè)CP端有動態(tài)符號“∧〞，那么該D觸發(fā)器為邊沿觸發(fā)器。對圖所示的兩種邊沿D觸發(fā)器來說，假設(shè)CP端加了符號“。〞，那么該D觸發(fā)器為下降沿有效。邊沿D觸發(fā)器的特征方程和同步D觸發(fā)器的特征方程一樣，都是9.１觸發(fā)器第九章時序邏輯電路其邏輯符號如下圖邊沿觸發(fā)器9.1.42.邊沿JK觸發(fā)器9.１觸發(fā)器第九章時序邏輯電路觸發(fā)器邏輯功能的轉(zhuǎn)換9.1.51.將邊沿JK觸發(fā)器轉(zhuǎn)換為邊沿D觸發(fā)器邊沿JK觸發(fā)器的特征方程為邊沿D觸發(fā)器為假設(shè)令JK觸發(fā)器的輸入K＝J，那么JK觸發(fā)器的特征方程就轉(zhuǎn)換為令J＝D，那么JK觸發(fā)器就實現(xiàn)了D觸發(fā)器的功能。為D觸發(fā)器由上升沿有效的邊沿JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器的原理圖如下圖9.１觸發(fā)器第九章時序邏輯電路觸發(fā)器邏輯功能的轉(zhuǎn)換9.1.52.將邊沿JK觸發(fā)器轉(zhuǎn)換為T觸發(fā)器T觸發(fā)器的邏輯功能可以描畫為：在時鐘脈沖CP有效邊沿的作用下，當(dāng)T＝０時，功能為“堅持〞；當(dāng)T＝１時,功能為“翻轉(zhuǎn)〞。假設(shè)令邊沿JK觸發(fā)器的輸入J＝K＝T，那么其特征方程就轉(zhuǎn)換為第九章時序邏輯電路9.2計數(shù)器9.2計數(shù)器第九章時序邏輯電路集成計數(shù)器741619.2.1１.邏輯符號和引腳圖４位集成加法計數(shù)器74161是16進(jìn)制計數(shù)器，其計數(shù)范圍為0000～1111。74161的邏輯符號和引腳圖如下圖。9.2計數(shù)器第九章時序邏輯電路集成計數(shù)器741619.2.12.功能引見C１：時鐘脈沖，上升沿觸發(fā)。D３D２D１D０：預(yù)置數(shù)端，也可以稱為并行數(shù)據(jù)輸入端。：異步清零端，低電平有效。只需＝０，那么Q３Q２Q１Q０＝0000，即無條件清零。LD：同步置數(shù)端，低電平有效。要實現(xiàn)同步置數(shù)CTT和CTP：計數(shù)器任務(wù)形狀控制端。正常計數(shù)時，CTT＝CTP＝１。CO：進(jìn)位輸出端。當(dāng)計數(shù)形狀為１１１１時，CO輸出一個高電平信號，該信號繼續(xù)一個時鐘周期。9.2計數(shù)器第九章時序邏輯電路集成計數(shù)器741609.2.2７４１６０也是四位集成加法計數(shù)器，其邏輯符號和引腳圖與７４１６１一樣，如圖９‐２０所示。７４１６０為十進(jìn)制計數(shù)器，４位輸出為８４２１碼的方式，即計數(shù)范圍為００００～１００１。當(dāng)計數(shù)形狀為１００１時，CO輸出一個高電平信號，該信號繼續(xù)一個時鐘周期。跟７４１６１一樣，７４１６０也是異步清零和同步置數(shù)。其形狀轉(zhuǎn)移圖如下圖。9.2計數(shù)器第九章時序邏輯電路構(gòu)成N進(jìn)制計數(shù)器9.2.3１.級聯(lián)法所謂級聯(lián)法，即經(jīng)過把兩個及以上的計數(shù)器串接，以實現(xiàn)模數(shù)的相乘。２.清零法以74161為例。由于74161異步清零端CR的存在，故74161可以實現(xiàn)小于16的恣意進(jìn)制計數(shù)器。３暢置數(shù)法同樣以74161為例。由于74161同步置數(shù)端LD的存在，74161同樣可以實現(xiàn)小于16的恣意進(jìn)制計數(shù)器9.2計數(shù)器第九章時序邏輯電路構(gòu)成N進(jìn)制計數(shù)器9.2.3４.實現(xiàn)恣意進(jìn)制計數(shù)器計數(shù)器在實踐運用時，單純采用上述三種方法中的某一種難以實現(xiàn)，通常采用級聯(lián)法后再利用清零法或置數(shù)法來改動其進(jìn)制。第九章時序邏輯電路9.3寄存器9.3存放器第九章時序邏輯電路數(shù)碼存放器9.3.1數(shù)碼存放器具有存放數(shù)碼和去除原有數(shù)碼的功能，同時只能并行輸入數(shù)據(jù)，需求時也只能并行輸出。第九章時序邏輯電路移位存放器9.3.2移位存放器不僅能存放數(shù)碼，而且具有移位的功能。移位存放器可分為單向移位存放器和雙向移位存放器，其中單向移位存放器又分為左移存放器和右移存放器。圖所示電路是由上升沿有效的邊沿D觸發(fā)器構(gòu)成的四位右移移位存放器。9.3存放器第九章時序邏輯電路集成多功能移位存放器741949.3.39.3存放器１.邏輯符號和管腳圖７４１９４是雙向移位多功能存放器，其邏輯符號和引腳圖如下圖。第九章時序邏輯電路集成多功能移位存放器741949.3.39.3存放器２.典型運用１〕順序脈沖發(fā)生器７４１９４能實現(xiàn)順序脈沖發(fā)生器，又稱為環(huán)形計數(shù)器。第九章時序邏輯電路集成多功能移位存放器741949.3.39.3存放器２.典型運用２〕扭環(huán)形計數(shù)器圖〔a〕為７４１９４實現(xiàn)扭環(huán)形計數(shù)器的原理圖，圖〔b〕所示為其對應(yīng)的輸出波形，由圖可知，該扭環(huán)形計數(shù)器的模數(shù)為８。第九章時序邏輯電路9.4555定時器和單穩(wěn)態(tài)觸發(fā)器第九章時序邏輯電路555定時器9.4.19.4555定時器和單穩(wěn)態(tài)觸發(fā)器1.電路構(gòu)造５５５定時器電路可分為雙極型和CMOS型兩類。雙極型產(chǎn)品型號最后三位數(shù)碼都是“５５５〞，CMOS產(chǎn)品型號最后四位數(shù)碼都是“７５５５〞。雖然命名不同，但它們的引腳排布和功能是一樣的。所示為其對應(yīng)的輸出波形，由圖可知，該扭環(huán)形計數(shù)器的模數(shù)為８。第九章時序邏輯電路555定時器9.4.19.4555定時器和單穩(wěn)態(tài)觸發(fā)器2.功能描畫當(dāng)CON沒有外接電壓時，３個電阻對電源電壓進(jìn)展分壓，每個電阻上的壓降為。換句話說，比較器C１的同相輸入端〔即CON端〕電壓為，比較器C２的反相輸入端電壓為第九章時序邏輯電路單穩(wěn)態(tài)觸發(fā)器9.4.29.4555定時器和單穩(wěn)態(tài)觸發(fā)器1.單穩(wěn)態(tài)觸發(fā)器的特點觸發(fā)器可分為雙穩(wěn)態(tài)觸發(fā)器和單穩(wěn)態(tài)觸發(fā)器。在觸發(fā)條件滿足時，從一個穩(wěn)態(tài)轉(zhuǎn)變到另一個穩(wěn)態(tài)，即“０〞和“１〞都是穩(wěn)態(tài)。單穩(wěn)態(tài)觸發(fā)器只需一個穩(wěn)態(tài)，另一個形狀為暫態(tài)，在觸發(fā)條件滿足時，從穩(wěn)態(tài)轉(zhuǎn)變到暫態(tài)，經(jīng)過一段時間后有自行恢復(fù)到穩(wěn)態(tài)。第九章時序邏輯電路單穩(wěn)態(tài)觸發(fā)器9.4.29.4555定時器和單穩(wěn)態(tài)觸發(fā)器2.由５５５定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器圖所示是由５５５定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器。圖中，R和C是外接元件，觸發(fā)脈沖由觸發(fā)輸入端２腳送入。第九章時序邏輯電路單穩(wěn)態(tài)觸發(fā)器9.4.29.4555定時器和單穩(wěn)態(tài)觸發(fā)器2.單穩(wěn)態(tài)觸發(fā)器的運用１〕脈沖整形實踐運用時，輸入脈沖的波形往往是不規(guī)那么的。由于單穩(wěn)態(tài)觸發(fā)器的輸出只需“０〞和“１〞兩種形狀，合理的調(diào)理RC的值，就可以把不規(guī)那么的輸入信號整構(gòu)成幅度和寬度一定的矩形波。２〕定時或延時輸出uo的脈寬tw僅僅取決于R和C，經(jīng)過改動R和C的值，可以進(jìn)展定時或延時控制。第九章時序邏輯電路9.5存儲器第九章時序邏輯電路隨機(jī)存儲器〔RAM〕9.5.19.5存儲器RAM存儲單元的內(nèi)容可按需隨意取出或存入，且存取的速度與存儲單元的位置無關(guān)。這種存儲器在斷電時將喪失其存儲內(nèi)容，故主要用于存儲短時間內(nèi)運用的程序。按存儲信息的不同，RAM又分為靜態(tài)RAM〔StaticRAM，SRAM〕和動態(tài)RAM〔DynamicRAM，DRAM〕。靜態(tài)RAM的存儲單元由靜態(tài)MOS電路或雙極型電路組成。MOS型RAM存儲容量大、功耗低；雙極型RAM的存取速度快。第九章時序邏輯電路只讀存儲器〔ROM〕9.5.29.5存儲器ROM是一種只能讀出事先所存數(shù)據(jù)的固態(tài)半導(dǎo)體存儲器。其特性是一旦儲存資料就無法再將之改動或刪除，資料也不會由于電源封鎖而消逝。ROM所存數(shù)據(jù)，普通是裝入計算機(jī)前事先寫好的，計算機(jī)任務(wù)過程中只能讀出，而不像隨機(jī)存儲器那樣能快速地、方便地加以改寫。第九章時序邏輯電路9.6可編程邏輯器件第九章時序邏輯電路CPLD器件9.6.19.6可編程邏輯器件CPLD是從PAL和GAL器件開展出來的器件，相對而言規(guī)模大，構(gòu)造復(fù)雜，屬于大規(guī)模集成電路范圍。它具有編程靈敏、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造本錢低、對設(shè)計者的硬件閱歷要求低、規(guī)范產(chǎn)品無須測試、嚴(yán)密性強(qiáng)、價錢群眾化等特點第九章時序邏輯電路FPGA器件9.6.29.6可編程邏輯器件FPGA是在PAL、GAL、CPLD等可編程器件的根底上進(jìn)一步開展的產(chǎn)物。它是作為公用集成電路〔ASIC〕領(lǐng)域中的一種半定制電路而出現(xiàn)的，既處理了定制電路的缺乏，又抑制了原有可編程器件門電路數(shù)有限的缺陷。FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容，內(nèi)部有豐富的觸發(fā)器和I／O引腳，況且FPGA是ASIC電路中設(shè)計周期短、開發(fā)費用低、風(fēng)險小的器件?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最正確選擇之一。第九章時序邏輯電路CPLD和FPGA的性能差別9.6.29.6可編程邏輯器件〔１〕CPLD更適宜完成各種算法和組合邏輯，F(xiàn)PGA更適宜于完成時序邏輯。富的構(gòu)造?！玻病矯PLD采用延續(xù)式布線構(gòu)造，消除了分段式連線的延時不固定、不可測的缺陷，但布通率下降，在邏輯復(fù)雜時，不能充分利用片內(nèi)資源?！玻场矯PLD的速度比FPGA快，并且具有較大的時間可預(yù)測性?！玻础吃诰幊躺螰PGA比CPLD具有更大的靈敏性第九章時序邏輯電路CPLD