可編程邏輯器件

第3章FPGA/CPLD結(jié)構(gòu)與應(yīng)用3.1概述2.2可編程邏輯器件的根本結(jié)構(gòu)2.3可編程邏輯器件的根本資源2.4可編程邏輯器件的編程元件2.5Altera公司的可編程邏輯器件習(xí)題3.1概述3.1可編程邏輯器件按集成度分類

集成度是可編程邏輯器件的一項很重要的指標，如果從集成密度上分類，可分為簡單可編程邏輯器件(SPLD)和高密度可編程邏輯器件(HDPLD)。通常將PROM、PLA、PAL和GAL這四種PLD產(chǎn)品劃歸為簡單可編程邏輯器件，而將CPLD和FPGA統(tǒng)稱為高密度可編程邏輯器件，如圖2-1所示。圖3-1可編程邏輯器件按集成度分類3.1可編程邏輯器件的其他分類方法目前常用的可編程邏輯器件都是從“與-或陣列〞和“門陣列〞兩類根本結(jié)構(gòu)開展起來的，所以又可從結(jié)構(gòu)上將其分為兩大類:(1)PLD器件——根本結(jié)構(gòu)為與或陣列的器件。(2)FPGA器件——早期的根本結(jié)構(gòu)為門陣列，目前已開展到邏輯單元(包含了門、觸發(fā)器等)陣列。PLD是最早的可編程邏輯器件，它的根本邏輯結(jié)構(gòu)由與陣列和或陣列組成，能夠有效地實現(xiàn)“積之和〞形式的布爾邏輯函數(shù)。FPGA是最近10年開展起來的另一種可編程邏輯器件，它的根本結(jié)構(gòu)類似于門陣列，能夠?qū)崿F(xiàn)一些較大規(guī)模的復(fù)雜數(shù)字系統(tǒng)。PLD主要通過修改具有固定內(nèi)部電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程。所有的CPLD器件和FPGA器件均采用CMOS技術(shù)，但它們在編程工藝上有很大的區(qū)別。如果按照編程工藝劃分，可編程邏輯器件又可分為四個種類：(1)熔絲(Fuse)或反熔絲(Antifuse)編程器件。PROM器件、Xilinx公司的XC5000系列器件和Actel的FPGA器件等采用這種編程工藝。(2)U/EPROM編程器件，即紫外線擦除/電可編程器件。大多數(shù)的FPGA和CPLD用這種方式編程。(3)E2PROM編程器件，即電擦寫編程器件。GAL器件、ispLSI器件用這種方法編程。(4)SRAM編程器件。Xilinx公司的FPGA是這一類器件的代表。3.2PLD原理PLD器件種類較多，不同廠商生產(chǎn)的PLD器件結(jié)構(gòu)差異較大，不能夠逐一介紹，本節(jié)選擇PLD器件中一些具有代表性的結(jié)構(gòu)來說明其實現(xiàn)的主要邏輯功能。圖2-2所示為PLD器件的根本結(jié)構(gòu)框圖，它由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等四局部組成。其中“與陣列〞和“或陣列〞是PLD器件的主體，邏輯函數(shù)靠它們實現(xiàn)；輸入緩沖電路主要用來對輸入信號進行預(yù)處理，以適應(yīng)各種輸入情況；輸出緩沖電路主要用來對輸出信號進行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式(組合方式、時序方式等)。我們知道，任何組合邏輯函數(shù)均可化為與或式，用“與門-或門〞二級電路實現(xiàn)，而任何時序電路又都是由組合電路加上存儲元件(觸發(fā)器)構(gòu)成的，因而PLD的這種結(jié)構(gòu)對實現(xiàn)數(shù)字電路具有普遍的意義。圖2-2PLD器件的根本結(jié)構(gòu)框圖2.2.1PLD電路的表示方法及有關(guān)符號可編程邏輯器件有一個相同的根本結(jié)構(gòu)，其核心由與陣列和或陣列構(gòu)成。由于陣列規(guī)模一般遠大于普通電路，用傳統(tǒng)的器件符號已不能滿足PLD原理圖的需要，因此在PLD中,有關(guān)器件有其專門的表示方法。1．PLD緩沖器表示法為了使輸入信號具有足夠的驅(qū)動能力并產(chǎn)生原碼和反碼兩個互補的信號，PLD的輸入緩沖器和反響緩沖器都采用互補的輸出結(jié)構(gòu)，如圖2-3所示。圖中B=A，C=A。圖2-3PLD輸入緩沖器電路2．PLD與門表示法圖2-4(a)、(b)所示分別為一個四輸入與門的習(xí)慣表示法和PLD表示法，圖中Y=A·B·C假設(shè)有邏輯表達式Y(jié)=A·A·B·B，那么顯然此時D恒為電平“0〞，PLD對此有專門的簡化表示法，如圖2-4(c)、(d)所示。

圖2-4與門表示法3．或門表示法圖2-5所示為一個三輸入或門的習(xí)慣表示法和PLD表示法，圖中D=A+B+C。

4．PLD連接的表示法圖2-6所示為PLD中陣列交叉點上三種連接方式的表示法。其中，交叉處為“·〞的表示縱、橫兩線固定連接，不能通過“編程〞手段使其斷開；交叉處為“×〞的表示該處為可編程連接，即通過“編程〞可使該處斷開；交叉處無任何符號的表示縱、橫不連接。圖2-5或門表示法圖2-6PLD連接表示法2.2.2與-或陣列“與-或陣列〞是PLD器件中最根本的結(jié)構(gòu)，通過編程改變“與陣列〞和“或陣列〞的內(nèi)部連接，就可以實現(xiàn)不同的邏輯功能。依據(jù)可編程的部位可將SPLD器件分為可編程只讀存儲器PROM、可編程邏輯陣列PLA、可編程陣列邏輯PAL、通用陣列邏輯GAL等4種最根本的類型，如表2-1所示。表2-14種SPLD器件的區(qū)別器件名與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可組態(tài)PROM中包含一個固定連接的“與陣列〞和一個可編程連接的“或陣列〞，其示意圖見圖2-7。圖中的PROM有4個輸入端、16個乘積項、4個輸出端。其中“·〞表示固定連接點，“×〞表示可編程連接點。PLA中包含一個可編程連接的“與陣列〞和一個可編程連接的“或陣列〞，如圖2-8所示。PAL和GAL的根本門陣列局部的結(jié)構(gòu)是相同的，即“與陣列〞是可編程的，“或陣列〞是固定連接的。它們之間的差異除了表現(xiàn)在輸出結(jié)構(gòu)上，還表現(xiàn)在PAL器件只能編程一次，而GAL器件那么可以實現(xiàn)再次編程，這一點使得GAL器件更受用戶的歡送。圖2-7PROM示意圖圖2-8PLA示意圖2.2.3宏單元與或陣列在PLD器件中只能實現(xiàn)組合電路的功能，PLD器件的時序電路功能那么由包含觸發(fā)器或存放器的邏輯宏單元實現(xiàn)，宏單元也是PLD器件中的一個重要的根本結(jié)構(gòu)。PLD器件的主要生產(chǎn)商Altera、Xilinx、Lattice和AMD公司等在各自的PLD產(chǎn)品的宏單元設(shè)計上有著各自的特點，總的來說，邏輯宏單元結(jié)構(gòu)具有以下幾個作用：(1)提供時序電路需要的存放器或觸發(fā)器。(2)提供多種形式的輸入/輸出方式。(3)提供內(nèi)部信號反響，控制輸出邏輯極性。(4)分配控制信號，如存放器的時鐘和復(fù)位信號，三態(tài)門的輸出使能信號。2.3可編程邏輯器件的根本資源可編程邏輯器件可以由用戶編程實現(xiàn)特定要求的功能，主要是由于其提供了四種可編程資源，即位于芯片中央的可編程功能單元；位于芯片四周的可編程I/O引腳；分布在芯片各處的可編程布線資源和片內(nèi)存儲塊RAM。本節(jié)以FPGA為例，對這些資源作概括介紹。2.3.1功能單元可編程邏輯器件有以下三種根本的功能單元。1．RAM查找表在RAM查找表結(jié)構(gòu)中，RAM存儲器中需預(yù)先存入所要實現(xiàn)函數(shù)的真值表數(shù)值，輸入變量作為地址，用來從RAM存儲器中選擇相應(yīng)的數(shù)值作為邏輯函數(shù)的輸出值，這樣就可以實現(xiàn)輸入變量的所有可能的邏輯函數(shù)。2．基于多路開關(guān)的功能單元采用基于多路開關(guān)的功能單元是基于如下的考慮：只要在多路開關(guān)的輸入端放置輸入的變量、反變量、固定的0和1等相應(yīng)的組合，兩輸入變量的所有函數(shù)就可以由單個2選1的多路開關(guān)來實現(xiàn)。3．固定功能單元固定功能單元提供單個固定的功能。單個固定功能有單級簡單和延時短的優(yōu)點，它的主要缺點是要有大量的功能單元才能實現(xiàn)用戶設(shè)計的邏輯，而且相應(yīng)功能單元的級聯(lián)和布線的延時會導(dǎo)致整個器件性能的降低。2.3.2輸入/輸出引腳由于可編程ASIC器件的功耗通常由所用的I/O引腳決定，所以當芯片有較多的I/O引腳被利用時，必須考慮I/O配置的潛在功耗(瞬態(tài)和靜態(tài)的)及I/O塊的有效性，否那么可編程ASIC芯片有可能因功耗問題被嚴重損壞。隨著半導(dǎo)體工藝的線寬不斷縮小，從器件功耗的要求出發(fā)，器件的內(nèi)芯必須采用低電壓。由于I/O塊與內(nèi)芯供電電壓也可能不同，這就要求I/O塊的結(jié)構(gòu)能夠兼容多個電壓標準，既能接收外部器件的高電壓輸入信號，又能驅(qū)動任何高電壓的器件。ASIC工藝線寬與供電電壓逐年改變情況如圖2-9所示，一般來說，工藝線寬越小，對功耗的要求就越高，工作電壓就必須降低。如工藝線寬為1.2～0.5μm時，器件一般采用5V電壓供電；當工藝線寬為0.35μm時，器件的供電電壓為3.3V，此時I/O塊與內(nèi)芯的供點電壓相同；當工藝線寬為0.25μm時，I/O塊與芯片內(nèi)芯的供電電壓不再相同，內(nèi)芯的供電電壓為2.5V，I/O塊的供電電壓為3.3V，并且能兼容5V和3.3V的器件；當工藝線寬為0.18μm時，器件應(yīng)采用1.8V的供電電壓，I/O塊要能夠兼容2.5V和3.3V的器件。圖2-9ASIC工藝線寬與供電電壓逐年改變示意圖2.3.3布線資源布線資源是可編程邏輯器件中一種專用的內(nèi)部互連結(jié)構(gòu)，它主要用來提供高速可靠的內(nèi)部連線，以保證信號在芯片內(nèi)部的相鄰功能單元之間、功能單元與I/O塊之間進行有效的傳輸?？删幊藺SIC一般有以下幾種根本的布線資源：1．長線和直接連線長線(LongLine)是可編程ASIC最根本的布線資源，它是垂直或水平地貫穿于整個芯片的金屬線，適用于傳輸距離長、偏移要求小的控制信號或時鐘信號。典型的水平和垂直長線如圖2-10所示，在每個布線通道有三根垂直長線夾在功能單元的兩列之間，有兩根水平長線夾在功能單元的兩行之間。此外，在I/O塊的每條邊上還各有一條長線。長線與功能單元輸入之間連接比較簡單，與功能單元輸出之間的連接那么比較復(fù)雜。圖2-10水平和垂直長線

直接連線(DirectInterconnect)為相鄰功能單元之間及相鄰的功能單元與I/O塊之間提供了有效的連接手段。每個功能單元的輸出能通過直接連線和與之相鄰的功能單元或I/O塊的輸入相連。這種連線布線短，延時小，最適合相鄰塊之間信號的高速傳輸。2．通用內(nèi)部連線通用內(nèi)部連線(GeneralPurposeInterconnect)的結(jié)構(gòu)如圖2-11所示，它是邏輯功能單元行或列之間的一組垂直和水平的金屬線段，其長度分別等于相鄰邏輯功能單元的行距和列距。邏輯功能單元的輸入和輸出端可以與相鄰的通用內(nèi)部連線相連，相鄰的通用內(nèi)部連線那么通過開關(guān)矩陣相互連接而形成網(wǎng)線。通用內(nèi)部連線上還有一種雙向緩沖器，可用于對高扇出信號進行隔離和放大。圖2-11通用內(nèi)部連線3．開關(guān)矩陣開關(guān)矩陣(SwitchingMatrix)的結(jié)構(gòu)如圖2-12所示，它是可編程ASIC內(nèi)部的又一種重要的布線資源。開關(guān)矩陣一般由可配置的N溝道開關(guān)晶體管組成，主要用來實現(xiàn)相鄰的通用內(nèi)部連線之間的相互連接。

4．可編程連接點可編程連接點PIP如圖2-13所示，它也是可編程ASIC內(nèi)部的一種布線資源。這些可編程連接點是由一些獨立的可編程開關(guān)組成的，主要用于相交布線線段之間或布線線段與功能塊、布線線段與I/O塊端口之間的連接。圖2-12開關(guān)矩陣圖2-13可編程連接點結(jié)構(gòu)2.3.4片內(nèi)RAM設(shè)計數(shù)字信號處理(DSP)、數(shù)據(jù)加密或數(shù)據(jù)壓縮等復(fù)雜數(shù)字系統(tǒng)時，經(jīng)常要用到存儲器?？删幊藺SIC芯片內(nèi)如果沒有相應(yīng)的中小規(guī)模存儲模塊(RAM或FIFO)，將很難實現(xiàn)上述電路。片內(nèi)RAM不僅可以簡化系統(tǒng)的設(shè)計，提高系統(tǒng)的工作速度，而且可以減少數(shù)據(jù)存儲的本錢，使芯片內(nèi)外數(shù)據(jù)信息的交換更可靠。由于半導(dǎo)體工藝已進入到亞微米和深亞微米時代，器件的密度大大提高，所以新一代的FPGA都提供片內(nèi)RAM。這種片內(nèi)RAM的速度是很高的，讀操作的時間和組合邏輯延時一樣，大約為5ns，寫操作的時間大約為8ns，比任何芯片外解決方式要快很多倍。新一代FPGA的片內(nèi)RAM可以分為兩類，一類是Actel和Altera公司采用的專用RAM，或稱為塊RAM；另一類是Xilinx公司采用的分布RAM。1．塊式片內(nèi)RAMAltera公司的FLEX10K是工業(yè)界第一個嵌入式可編程邏輯器件，在它上面首次集成了嵌入式存儲器塊，可為用戶提供多達24Kb的片內(nèi)RAM。每個FLEX10K包含一個嵌入式陣列和一個邏輯陣列，其中嵌入式陣列主要用于實現(xiàn)各種復(fù)雜的邏輯功能(如DSP、微控制器、數(shù)據(jù)變換等)，邏輯陣列主要用于實現(xiàn)通用的邏輯功能(如加法器、狀態(tài)機、多路復(fù)用器等)。嵌入式陣列由假設(shè)干個嵌入式陣列塊EAB(EmbededArrayBlock)組成。EAB是一種輸入輸出端帶有存放器的RAM，當實現(xiàn)存儲器功能時，每個EAB能提供2048位，可用來構(gòu)成RAM、ROM、FIFO或雙端口RAM。將一個器件上的所有EAB進行組合，可以構(gòu)成一個規(guī)模較大的塊式片內(nèi)RAM。塊RAM的具體結(jié)構(gòu)在第4章將作詳細介紹。2．分布式片內(nèi)RAMXilinx公司的XC4000系列中的片內(nèi)RAM是一種分布式的RAM，它主要由排列成分布式陣列的各個可配置邏輯塊CLB(ConfigurableLogicBlock)組成。CLB中的函數(shù)發(fā)生器可以被定義為片內(nèi)RAM，如圖2-14所示。根據(jù)需要，可以將CLB配置成(16×2)位或是(32×1)位的讀/寫存儲器，這時，函數(shù)發(fā)生器的F1～F4和G1～G4作為存儲器的地址線，CLB的其他控制腳(C1～C4)將被重新定義。圖2-14XC4000的CLB單元被配置成RAM當CLB的組合邏輯發(fā)生器被配置為讀/寫存儲器RAM來使用時，每個CLB的函數(shù)發(fā)生器可以有以下三種配置方式：(1)兩個(16×1)位RAM，有兩個數(shù)據(jù)輸入，兩個數(shù)據(jù)輸出。(2)一個(32×1)位RAM，有一個數(shù)據(jù)輸入和一個數(shù)據(jù)輸出。(3)一個(16×1)位RAM，加上一個5輸入的組合函數(shù)發(fā)生器。分布式的片內(nèi)RAM是一個全新的概念，在系統(tǒng)設(shè)計中可以實現(xiàn)很多新的功能，如累加器、狀態(tài)存放器、變址存放器、DMA計數(shù)器、LIFO堆棧和FIFO緩沖器等。Xilinx公司新一代Virtex系列FPGA器件除了采用許多新技術(shù)以外，還提供了大量的片內(nèi)塊式RAM和分布式RAM，以滿足DSP、視頻處理等設(shè)計中對各種RAM配置高速存取的要求。以視頻處理為例，對字節(jié)的視頻行數(shù)據(jù)，可以存儲在塊RAM中；對按位存儲的像素和系數(shù)數(shù)據(jù)那么可存儲在分布RAM中，以實現(xiàn)快速和靈活的數(shù)據(jù)存取。2.4可編程邏輯器件的編程元件可編程邏輯器件的編程元件采用了幾種不同的編程技術(shù)，這些可編程元件常用來存儲邏輯配置數(shù)據(jù)或作為電子開關(guān)。常用的可編程元件有如下四種類型：(1)熔絲(Fuse)型開關(guān)；(2)反熔絲(Antifuse)型開關(guān)；(3)浮柵編程元件(EPROM和EEPROM)；(4)基于SRAM的編程元件。其中前三類為非易失性元件，編程后能使邏輯配置數(shù)據(jù)保持在器件上。SRAM類為易失性元件，即每次掉電后邏輯配置數(shù)據(jù)會喪失。熔絲型和反熔絲型開關(guān)元件只能寫一次，浮柵編程元件和SRAM編程元件那么可以進行屢次編程。反熔絲開關(guān)元件一般用在要求較高的軍用系列(如通信衛(wèi)星、航空電子儀器等)器件上，而浮柵編程元件一般用在民用系列器件上。浮柵編程元件是較為重要的一種元件，包括紫外線擦除電編程的EPROM、電擦除電編程的EEPROM及閃速存儲器，這三種存儲器都是用浮柵存儲電荷的方法來保存編程數(shù)據(jù)的，因此在斷電時，存儲的數(shù)據(jù)是不會喪失的。1．EPROMEPROM的存儲內(nèi)容不僅可以根據(jù)需要來編制，而且當需要更新存儲內(nèi)容時還可以將原存儲內(nèi)容抹去，再寫入新的內(nèi)容。EPROM的根本結(jié)構(gòu)是一個浮柵管，浮柵管相當于一個電子開關(guān)，當浮柵中注入電子時，浮柵管導(dǎo)通；當浮柵中沒有電子注入時，浮柵管截止。圖2-15所示是一種以浮柵雪崩注入型MOS管為存儲單元的EPROM，圖2-15(a)、(b)分別為它的根本結(jié)構(gòu)和電路符號。它與普通的NMOS管很相似，但有G1和G2兩個柵極，G1柵沒有引出線，被包圍在二氧化硅(SiO2)中，稱之為浮柵；G2為控制柵，有引出線。假設(shè)在漏極和源極之間加上約幾十伏的電壓脈沖，在溝道中產(chǎn)生足夠強的電場，那么會造成雪崩，令電子加速躍入浮柵中，從而使浮柵G1帶上負電荷。由于浮柵周圍都是絕緣的SiO2層，泄漏電流極小，所以一旦電子注入到G1柵后，就能長期保存。當G1柵有電子積累時，該MOS管的開啟電壓變得很高，即使G2柵為高電平，該管仍不能導(dǎo)通，相當于存儲了“0〞。反之，當G1柵無電子積累時，MOS管的開啟電壓較低，當G2柵為高電平時，該管可以導(dǎo)通，相當于存儲了“1〞。圖2-15(d)所示為讀出時的電路，它采用了二維譯碼方式，其中xi、yi為地址譯碼器的二維輸出，CS為片選信號。這種EPROM出廠時為全“1〞狀態(tài)，使用者可根據(jù)需要寫“0〞，2-15(f)所示為寫“0〞電路。在寫“0〞時，xi和yi選擇線為高電平，P端加20多伏的正脈沖，脈沖寬度為0.1～1ms。EPROM器件的上方有一個石英窗口，如圖2-15(c)所示。當用光子能量較高的紫外光照射浮柵時，G1中電子獲得了足夠的能量，穿過氧化層回到襯底中，如圖2-15(e)所示。這樣可使浮柵上的電子消失，到達抹去存儲信息的目的，相當于存儲器又存入了全“1〞。圖2-15EPROM存儲器2．EEPROMEEPROM也可寫成E2PROM，它是電可擦除電編程的元件。EEPROM有多種工藝，也是基于浮柵技術(shù)。如圖2-16所示為EEPROM的存儲單元，這是一個具有兩個柵極的NMOS管，其中G1是控制柵，它是一個浮柵，無引出線；G2是抹去柵，它有引出線。在G1柵和漏極之間有一小面積的氧化層，其厚度極薄，可產(chǎn)生隧道效應(yīng)。當G2柵加20V的正脈沖P1時，通過隧道效應(yīng)，電子由襯底注入到G1浮柵，相當于存儲了“1〞，利用此方法可將存儲器抹成全“1〞狀態(tài)(如圖2-16(c)所示)。圖2-16EEPROM的存儲單元這種存儲器在出廠時，存儲內(nèi)容也為全“1〞狀態(tài)。使用時可根據(jù)需要把某些存儲單元寫“0〞。寫“0〞電路如圖2-16(d)所示，此時漏極D加20V正脈沖P2，G2柵接地，浮柵上電子通過隧道返回襯底，相當于寫“0〞。EEPROM讀出時的電路如圖2-16(e)所示，這時G2柵加3V的電壓，假設(shè)G1柵有電子積累，那么T2管不能導(dǎo)通，相當于存“1〞；假設(shè)G1柵無電子積累，那么T2管導(dǎo)通，相當于存“0〞。3．閃速存儲器(FlashMemory)閃速存儲器是一種新的可再編程只讀存儲器，它把EPROM的高密度、低本錢的優(yōu)點與EEPROM的電擦除性能結(jié)合在一起，具有非常廣闊的應(yīng)用前景。閃速存儲器又稱為快速擦除存儲器，“閃速〞是為電可擦除非易失存儲器而創(chuàng)造的一個術(shù)語。閃速存儲器與EPROM和EEPROM一樣屬于浮柵編程器件，其存儲單元也是由帶兩個柵極的MOS管組成。其中一個柵極稱為控制柵，連接到讀/寫電路上；另一個柵極稱為浮置柵，位于控制柵與MOS管傳輸溝道之間，并完全處于絕緣的二氧化硅的包圍之中。閃速存儲器的編程和擦除分別采用了兩種不同的機理。在編程方法上，它與EPROM相似，利用“熱電子注入技術(shù)〞，在擦除方法上那么與EEPROM相似，利用“電子隧道效應(yīng)〞。編程時，一個高壓(12V)加到MOS管的控制柵，且漏極-源極偏置電壓為6～7V，MOS管強烈導(dǎo)通，溝道中的一些熱電子就具有了足夠的能量到達浮置柵，將MOS管的閾值電壓從大約2V提高到大約6V。存儲器電路設(shè)計得可以同時對8個或16個單元(一個字節(jié)或一個字)進行編程，因此閃速存儲器可以在字節(jié)級上編程。從浮柵上消去電荷的擦除過程那么利用電子的隧道效應(yīng)來完成，即在浮柵與MOS管溝道間極薄的氧化層上施加一個大電場，使浮柵上的電子通過氧化層回到溝道中，從而擦除存儲單元中的內(nèi)容。閃速存儲器可以在假設(shè)干毫秒內(nèi)擦除全部或一段存儲器，而不像早期的EEPROM一次擦除一個字節(jié)。閃速存儲器在設(shè)計和工藝上與成熟的EPROM的產(chǎn)品十分相似，可以用類似于EPROM所用的工藝流程來制造。但兩者之間存在以下差異：閃速存儲器單元在源區(qū)利用分級雙擴散；閃速存儲器有更薄的隧道氧化物層(如圖2-17所示)。圖2-17閃速存儲器單元和EPROM單元的區(qū)別最早采用浮柵技術(shù)的存儲元件都要求使用兩種電壓，即5V邏輯電壓和12～21V的編程電壓，現(xiàn)在已趨向于單電源供電，由器件內(nèi)部的升壓電路提供編程和擦除電壓?，F(xiàn)在大多數(shù)單電源供電的可編程ASIC芯片為5V的產(chǎn)品，也有局部芯片為3.3V的產(chǎn)品。另外需要強調(diào)指出的是，EPROM、EEPROM和閃速存儲器都是屬于可重復(fù)擦寫的非易失元件，在現(xiàn)有的工藝水平上，這幾種浮柵編程元件的擦寫壽命已達10萬次以上。3.6Altera公司的可編程邏輯器件2.5.1Altera公司的產(chǎn)品簡介Altera公司是20世紀90年代以來開展較快的PLD生產(chǎn)廠家。在劇烈的市場競爭中，Altera公司憑借其雄厚的技術(shù)實力，獨特的設(shè)計構(gòu)思和功能齊全的芯片系列，擠身于世界最大的可編程邏輯器件供給商之列。有資料顯示，目前該公司的PLD產(chǎn)品與Xilinx公司的PLD產(chǎn)品約占了PLD市場的60%。1．Altera的PLD產(chǎn)品系列Altera產(chǎn)品的根本構(gòu)造塊是邏輯單元。在Classic、MAX3000A、MAX5000、MAX7000、MAX9000系列中，邏輯單元稱為宏單元(Macrocell)，宏單元由可編程的“與陣〞和固定的“或陣〞構(gòu)成；FLEX8000、FLEX6000、FLEX10K、APEX20K、ACEX1K等系列的邏輯單元(LE)那么采用查找表(LUT，Look-UpTable)結(jié)構(gòu)來構(gòu)成。不同結(jié)構(gòu)的器件側(cè)重的應(yīng)用場合不同，如MAX器件的宏單元分解組合邏輯的功能很強，一個宏單元可以分解數(shù)十個組合邏輯輸入，因此MAX系列的產(chǎn)品較適合設(shè)計組合邏輯電路；而FLEX器件的制造工藝允許它擁有較多的LUT與觸發(fā)器，從邏輯單元的數(shù)量來看后者遠高于前者，因此采用LUT的ACEX等產(chǎn)品更適合用來設(shè)計需要用到大量觸發(fā)器的復(fù)雜時序邏輯電路。由于PLD器件都具有可重復(fù)編程的功能，所以其內(nèi)部必須采用一定的工藝來實現(xiàn)這種功能。FLEX8000、FLEX6000、FLEX10K、APEX、ACEX1K等系列采用SRAM(靜態(tài)隨機存儲器)工藝，MAX3000A、MAX7000、MAX9000系列那么采用E2PROM(電可擦除可編程存儲器)工藝，而早期的Classic、MAX5000系列那么大多采用EPROM(紫外線擦除的可編程存儲器)工藝。2．Altera的開發(fā)工具Altera的開發(fā)工具已經(jīng)歷了四代，從最初的基于PCDOS的A+plus，開展到MAX+plus，又于1991年推出性能更加完善的基于Windows的開發(fā)工具MAX+plusⅡ，之后，Altera公司又推出了它的第四代開發(fā)工具Quartus。隨著器件結(jié)構(gòu)、性能的不斷提高，器件集成度的不斷擴大，Altera始終能夠同步推出與之相適應(yīng)的開發(fā)工具，滿足了設(shè)計者的要求。當前，市場上使用最多的開發(fā)工具是MAX+plusⅡ，MAX+plusⅡ是一個功能強大、使用方便的設(shè)計工具，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，設(shè)計者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要用自己熟悉的設(shè)計輸入工具(如原理圖或者高級語言)把自己的設(shè)計輸入到計算機中，MAX+plusⅡ會自動把這些設(shè)計轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式。用戶只要把最后的數(shù)據(jù)通過下載電纜下載到芯片中，即完成了所有的工作。2.5.2MAX7000系列的結(jié)構(gòu)特點1．概述MAX7000系列是Altera公司目前銷量最大的產(chǎn)品，屬于高性能、高密度的CPLD，其制造工藝采用了先進的CMOSEEPROM技術(shù)。該系列器件的特點主要有：(1)采用第二代多陣列矩陣(MAX)結(jié)構(gòu)。(2)MAX7000S系列通過標準的JTAG接口(IEEEStd.1149.1-1990)，支持在系統(tǒng)可編程(ISP，InSystemProgrammable)。(3)集成密度為600～5000個可用門。(4)引腳到引腳之間的延時為6ns，工作頻率最高可達151.5MHz。(5)3.3V或者5V電源供電：——EPM7032V和EPM7128SV全為3.3V；——所有的器件為3.3V或5.0VI/O電平(44個引腳的器件除外)。(6)在可編程功率節(jié)省模式下工作，每個宏單元的功耗可降到原來的50%或更低。(7)高性能的可編程連線陣列(PIA)提供一個高速的、延時可預(yù)測的互連網(wǎng)絡(luò)資源。(8)每個宏單元中可編程擴展乘積項(Product-Terms)可達32個。(9)具有可編程保密位，可全面保護你的設(shè)計思想。MAX7000系列中的高密度一族稱為MAX7000E系列，它們包括EPM7128E、EPM7160E、EPM7192E和EPM7256E。這些器件有幾項加強的功能，比方附加全局時鐘、附加輸出使能控制以及增加的連線資源、快速輸入存放器等等。MAX7000S系列、MAX7000A系列除了具有MAX7000E的增強特性外，還有在系統(tǒng)可編程(ISP)功能、JTAG邊界掃描測試(BST)電路，這些器件又包括EPM7032S、EPM7064S、EPM7128S、EPM7160S、EPM7192S、EPM7256S、EPM7128A、EPM7256A等。

MAX7000芯片在結(jié)構(gòu)上包含32到256個宏單元。每16個宏單元組成一個邏輯陣列塊(LAB)。每個宏單元有一個可編程的“與陣〞和一個固定的“或〞陣，以及一個存放器，這個存放器具有獨立可編程的時鐘、時鐘使能、去除和置位等功能。為了能構(gòu)成復(fù)雜的邏輯函數(shù)，每個宏單元可使用共享擴展乘積項和高速并行擴展乘積項，它們可向每個宏單元提供多達32個乘積項。2．結(jié)構(gòu)與功能MAX7000在結(jié)構(gòu)上包括邏輯陣列塊LAB(LogicArrayBlocks)、宏單元(Macrocells)、擴展乘積項(共享和并聯(lián))(ExpenderProductTerms)、可編程連線陣列PIA(ProgrammableInterconnectArray)和I/O控制塊(I/OControlBlocks)。圖2-18MAX7000E和MAX7000S的結(jié)構(gòu)圖1)邏輯陣列塊(LAB)MAX7000主要是由邏輯陣列塊(LAB)以及它們之間的連線構(gòu)成的，如圖2-18所示。每個LAB由16個宏單元組成，多個LAB通過可編程連線陣列PIA和全局總線連接在一起,全局總線由所有的專用輸入、I/O引腳和宏單元饋入信號。每個LAB的輸入信號包括：來自PIA的36個信號、全局控制信號(用于宏單元內(nèi)的存放器實現(xiàn)輔助功能)和從I/O引腳到存放器的直接輸入信號。2)宏單元(MacroCell)每個宏單元由3個功能塊組成：邏輯陣列、乘積項選擇矩陣和可編程觸發(fā)器。宏單元的結(jié)構(gòu)框圖如圖2-19所示。

邏輯陣列實現(xiàn)組合邏輯功能，它可給每個宏單元提供5個乘積項?！俺朔e項選擇矩陣〞分配這些乘積項作為到“或〞門和“異或〞門的主要邏輯輸入，以實現(xiàn)組合邏輯函數(shù)；每個宏單元的一個乘積項可以反相后回送到邏輯陣列。圖2-19宏單元結(jié)構(gòu)框圖這個“可共享〞的乘積項能夠連到同一個LAB中任何其他乘積項上。根據(jù)設(shè)計的邏輯需要，開發(fā)工具MAX+plusⅡ?qū)⒆詣觾?yōu)化乘積項的分配。每個宏單元的存放器可以單獨地編程為具有可編程時鐘控制的D、JK或SR觸發(fā)器工作方式。如果需要的話，也可將存放器旁路，以實現(xiàn)純組合邏輯的輸出。在設(shè)計輸入時，用戶可以規(guī)定所希望的存放器類型，然后MAX+plusⅡ?qū)γ恳粋€存放器功能選擇最有效的觸發(fā)器工作方式，以使設(shè)計所需要的器件資源最少。宏單元的存放器支持異步去除、異步置位功能。乘積項選擇矩陣分配乘積項來控制這些操作。當然，每個存放器的復(fù)位功能可以由低電平有效的、專用的全局復(fù)位信號來驅(qū)動。3)擴展乘積項(ExpenderProductTerms)盡管大多邏輯函數(shù)能夠用每個宏單元中的5個乘積項實現(xiàn)，但某些邏輯函數(shù)比較復(fù)雜，要實現(xiàn)它們的話，需要附加乘積項。為提供所需要的邏輯資源，利用了MAX7000結(jié)構(gòu)中具有的共享和并聯(lián)擴展乘積項，而不是利用另一個宏單元。這兩種擴展項作為附加的乘積項直接送到本LAB的任意宏單元中。利用擴展項可保證在實現(xiàn)邏輯綜合時，用盡可能少的邏輯資源，得到盡可能快的工作速度。4)可編程連線陣列可編程連線陣列(PIA)是將各LAB相互連接，構(gòu)成所需的邏輯布線通道。它能夠把器件中任何信號源連到其目的地。所有MAX7000的專用輸入、I/O引腳和宏單元輸出均饋送到PIA，PIA可把這些信號送到整個器件內(nèi)的各個地方。圖2-20表示的是PIA如何布線到LAB。圖2-20PIA布線在掩膜或現(xiàn)場可編程門陣列(FPGA)中，基于通道布線方案的布線延時是累加的、可變的和與路徑有關(guān)的；而MAX7000的PIA有固定的延時。因此，PIA消除了信號之間的時間偏移，使得時間性能容易預(yù)測。5)I/O控制塊I/O控制塊允許每個I/O引腳單獨地配置為輸入、輸出和雙向工作方式。所有I/O引腳都有一個三態(tài)緩沖器，它能由全局輸出使能信號中的一個控制，或者把使能端直接連到地(GND)或電源(VCC)上。I/O控制塊有兩個全局輸出使能信號，它們由兩個專用的、低電平有效的輸出使能引腳OE1和OE2來驅(qū)動。圖2-21所示為I/O控制塊的結(jié)構(gòu)圖。當三態(tài)緩沖器的控制端連到地(GND)時，其輸出為高阻態(tài)，并且I/O引腳可作為專用輸入引腳使用。當三態(tài)緩沖器的控制端連到電源(VCC)時，輸出被使能。圖2-21MAX7000的I/O控制塊6)可編程速度/功率控制MAX7000器件提供節(jié)省功率的工作模式，可使用戶定義的信號路徑或整個器件工作在低功耗狀態(tài)。由于許多邏輯應(yīng)用的所有門中只有小局部工作在高頻率，所以在這種模式下工作，可使整個器件總功耗下降到原來的50%或更低。設(shè)計者可以對器件中的每個獨立的宏單元編程為高速(接通)或者低速(關(guān)閉)，這樣可使設(shè)計中影響速度的關(guān)鍵路徑工作在高速、高功耗狀態(tài)，而器件的其他局部仍工作于低速、低功耗狀態(tài)，從而降低整個器件的功耗。7)設(shè)計加密所有MAX7000CPLD都包含一個可編程的保密位，該保密位控制能否讀出器件內(nèi)的配置數(shù)據(jù)。當保密位被編程時，器件內(nèi)的設(shè)計不能被復(fù)制和讀出。由于在EEPROM內(nèi)的編程數(shù)據(jù)是看不見的，故利用保密位可實現(xiàn)高級的設(shè)計保密。當CPLD被擦除時，保密位那么和所有其他的編程數(shù)據(jù)一起被擦除。8)在系統(tǒng)編程(ISP)MAX7000A、MAX7000S系列芯片支持在系統(tǒng)編程的功能，支持JTAG邊界掃描測試的功能。我們只要通過一根下載電纜連接到目標板上，就可以非常方便地實現(xiàn)屢次重復(fù)編程，大大方便了我們調(diào)試電路的工作2.5.3FLEX10K系列的結(jié)構(gòu)特點1.概述FLEX(FlexibleLogicElementMatrix，靈活邏輯單元矩陣)系列是Altera公司推出的主流產(chǎn)品，具有高密度、在線配置、高速度與連續(xù)式布線結(jié)構(gòu)等特點。FLEX10K系列是Altera于1998年推出的。它的集成度到達了10萬門級，而且，它還是業(yè)界首次集成了嵌入式陣列塊EAB的芯片。所謂EAB，實際是一種大規(guī)模的SRAM資源，它可以被方便地設(shè)置為RAM、ROM、FIFO以及雙口RAM等存儲器。EAB的出現(xiàn)極大地拓展了PLD芯片的應(yīng)用領(lǐng)域。FLEX10K系列的特點包括：(1)高密度，典型門數(shù)達10000～250000，邏輯單元數(shù)為576～12160。(2)功能更強大的I/O引腳，每一個引腳都是獨立的三態(tài)門結(jié)構(gòu)，具有可編程的速率控制。(3)嵌入式陣列塊(EAB)，每個EAB提供2K比特位，可用來作存儲器使用或者用來實現(xiàn)邏輯功能。(4)邏輯單元采用查找表(LUT)結(jié)構(gòu)。(5)采用連續(xù)式的快速通道(FastTrack)互連，可精確預(yù)測信號在器件內(nèi)部的延時。(6)實現(xiàn)快速加法器和計數(shù)器的專用進位鏈。(7)實現(xiàn)高速、多輸入邏輯函數(shù)的專用級聯(lián)鏈。2．結(jié)構(gòu)與功能FLEX10K在結(jié)構(gòu)上包括嵌入式陣列塊(EAB)、邏輯陣列塊(LAB)、快速通道(FastTrack)互連和I/O單元(IOE)。FLEX10K結(jié)構(gòu)如圖2-22所示，由一組LE組成一個LAB，LAB按行和列排成一個矩陣，并且在每一行中放置了一個嵌入式陣列塊(EAB)。在器件內(nèi)部，信號的互連及信號與器件引腳的連接由快速通道(FastTrack)提供，在每行(或每列)FastTrack互連線的兩端連接著假設(shè)干個I/O單元(IOE)。圖2-22FLEX10K內(nèi)部結(jié)構(gòu)1)嵌入式陣列塊(EAB)嵌入式陣列塊(EAB)是一種輸入輸出端帶有存放器的非常靈活的RAM，它既可以作為存儲器使用，也可以用來實現(xiàn)邏輯功能。當作為存儲器使用時，每個EAB可提供2048比特位，可用來構(gòu)成RAM、ROM、FIFORAM或雙端口RAM。每個EAB單獨使用時，可配置成以下幾種尺寸：256×8，512×4，1024×2或2048×1，如圖2-23所示。多個EAB可組合成一個規(guī)模更大的RAM或ROM使用，比方，兩個256×8的RAM可組合成一個256×16的RAM；兩個512×4的RAM可組合成一個512×16的RAM，如圖2-24所示。圖2-23EAB作為存儲器使用時可配置的尺寸256

8圖2-24EAB并聯(lián)使用EAB的另一個應(yīng)用是用來實現(xiàn)復(fù)雜的邏輯功能。每個EAB可相當于大約100～300個等效門，能方便地構(gòu)成乘法器、加法器、糾錯電路等模塊，并由這些功能模塊進一步構(gòu)成諸如數(shù)字濾波器、微控制器等系統(tǒng)。邏輯功能通過配置時編程EAB為只讀模型，生成一個大的LUT(查找表)來實現(xiàn)。在這個LUT中，組合功能通過查找表而不是通過計算來完成，其速度較用常規(guī)邏輯運算實現(xiàn)時更快，且這一優(yōu)勢因EAB的快速訪問而得到進一步加強。EAB的大容量使設(shè)計者能夠在一個邏輯級上完成復(fù)雜的功能，防止了多個LE連接帶來的連線延時。與用LE實現(xiàn)有關(guān)組合邏輯功能相比，EAB不但大大提高了器件的效率與性能，也極大地減小了器件的占用面積。利用嵌入式陣列來實現(xiàn)用戶存儲器與用分布式陣列實現(xiàn)片內(nèi)RAM的FPGA相比，前者在設(shè)計和延時上有獨特的優(yōu)勢。當RAM的尺寸增大時，分布式RAM所包含的延時是難以估計的，此外，因為小塊RAM必須連在一起構(gòu)成大的RAM，容易引起走線問題。與此相反，EAB能被用于實現(xiàn)大的專用的RAM塊，不必擔憂延時或連線方面的問題。專用的EAB易于使用，并能提供很快的速度和可預(yù)測的延時。EAB也可用來實現(xiàn)同步RAM。EAB的同步RAM產(chǎn)生它自己的寫信號，是根據(jù)全局時鐘自定時的。圖2-25給出了FLEX10K系列的EAB結(jié)構(gòu)。EAB為驅(qū)動和控制信號提供靈活的選擇，全局信號、專用時鐘和EAB局部互連均可驅(qū)動時鐘。EAB的輸入和輸出存放器可使用不同的時鐘信號，存放器能被獨立地嵌入數(shù)據(jù)輸入、EAB輸出、地址和WE信號上。全局信號、EAB局部互連均可驅(qū)動寫允許信號。由于LE可驅(qū)動EAB局部互連，因此LE能夠控制寫信號或EAB時鐘信號。每個EAB由行互連饋入信號，其輸出可傳輸至行和列互連。每位EAB輸出可驅(qū)動兩個行通道中的任一個和兩個列通道中的任一個。未利用的行通道可被另一個列通道驅(qū)動。這個特性為EAB輸出增加了可用的連線資源。圖2-25FLEX10K的EAB結(jié)構(gòu)2)邏輯單元(LE)邏輯單元LE由組合電路和時序電路兩局部組成，每個LE包含一個4輸入查找表，一個具有使能、預(yù)置和清零輸入端的可編程存放器，一個進位鏈和一個級聯(lián)鏈。每個LE有兩個輸出，可驅(qū)動局部互連和快速通道互連。如圖2-26所示。圖2-26FLEX10K的邏輯單元在LE中，LUT和存放器能分別被用于實現(xiàn)不相關(guān)的功能。存放器的數(shù)據(jù)輸入端能被LUT的輸出驅(qū)動，也可由DATA4信號直接驅(qū)動。LUT和存放器的輸出可分別由LE的兩個輸出端同時輸出。這一特性被稱為存放器打包，它能夠有效地提高LE的利用率。LUT是一種函數(shù)發(fā)生器，能快速計算4輸入變量的任意函數(shù)。LE中的可編程觸發(fā)器可設(shè)置成D、T、JK或RS觸發(fā)器。該觸發(fā)器的時鐘、去除和置位控制信號可由專用輸入引腳、通用I/O引腳或任何內(nèi)部邏輯驅(qū)動。也可旁路LE中的觸發(fā)器，將LUT的輸出直接連到LE的輸出端，以實現(xiàn)純組合邏輯的函數(shù)。FLEX10K在結(jié)構(gòu)上還提供兩條專用快速通路，即進位鏈和級聯(lián)鏈。它們連接相鄰的LE，但不占用通用互連通路。用進位鏈可實現(xiàn)高速計數(shù)器和加法器，級聯(lián)鏈可在最小延時的情況下實現(xiàn)多輸入邏輯函數(shù)。Altera的MAX+plusⅡ編譯器在設(shè)計處理期間能夠自動建立進位鏈和級聯(lián)鏈，設(shè)計者在設(shè)計輸入過程中也可以手工插入進位鏈和級聯(lián)鏈。(1)進位鏈。進位鏈提供LE之間非?？?小于1ns)的向前進位功能。來自低位的進位信號經(jīng)進位鏈向前送到高位，同時送到LUT和進位鏈的下一段。能夠?qū)崿F(xiàn)高速計數(shù)器和任意位數(shù)的加法器。圖2-27表示如何借助進位鏈用n+1個LE來實現(xiàn)n位全加器。LUT的一局部產(chǎn)生兩個輸入信號和進位信號的“和〞，并將“和〞送到LE的輸出端。對于簡單加法器，一般將存放器旁路，但要實現(xiàn)累加器的功能，那么要用到存放器。LUT的另一局部產(chǎn)生進位輸出(Carry-Out)信號，它直接送到高一位的進位輸入(Carry-In)端。最后的進位輸出信號送到一個LE，可以作為一個通用信號使用。圖2-27進位鏈操作(2)級聯(lián)鏈。利用級聯(lián)鏈，F(xiàn)LEX10K可以實現(xiàn)輸入變量很多的邏輯函數(shù)。相鄰的LUT用來并行地計算函數(shù)的各個局部，級聯(lián)鏈把中間結(jié)果串聯(lián)起來。級聯(lián)鏈可以使用邏輯“與〞或者邏輯“或〞來連接相鄰LE的輸出。每增加一個LE，函數(shù)的有效輸入個數(shù)會增加4個，其延時大約會增加1ns。圖2-28表示級聯(lián)鏈是怎樣把相鄰的LE連接起來形成具有多個輸入變量的函數(shù)的，它表示的是n個LE如何用“與〞級聯(lián)鏈和“或〞級聯(lián)鏈實現(xiàn)具有4n個輸入變量的函數(shù)的。圖2-28級聯(lián)鏈操作(3)邏輯單元的工作模式。FLEX10K邏輯單元有4種工作模式，每種模式對LE資源的使用情況各不相同。在每種模式里，輸入到LE的10個可用信號中有7個送到不同的位置，以實現(xiàn)所需求的邏輯功能。這7個輸入信號是：來自LAB局部互連的4個數(shù)據(jù)輸入、來自可編程存放器的反響信號以及來自前級LE的進位輸入和級聯(lián)輸入。加到LE的其余3個輸入為存放器提供時鐘、消除和置位信號。MAX+plusⅡ軟件自動為每種應(yīng)用選擇適當?shù)哪Ｊ健?)邏輯陣列塊(LAB)FLEX10K的邏輯陣列塊由8個LE、與LE相連的進位鏈和級聯(lián)鏈、LAB控制信號和LAB局部互連線組成。LAB構(gòu)成FLEX10K的主體局部。每個LAB提供4個可供8個LE使用的控制信號，其中兩個可用作時鐘，另外兩個用作去除/置位邏輯控制。LAB的控制信號可由專用輸入引腳、I/O引腳或借助LAB局部互連的任何內(nèi)部信號直接驅(qū)動，專用輸入端一般用作公共的時鐘、去除或置位信號。FLEX10K的邏輯陣列塊如圖2-29所示。4)快速通道(FastTrack)在FLEX10K中，不同LAB中的LE之間及LE與器件I/O引腳之間的互連是通過FastTrack實現(xiàn)的。FastTrack是貫穿整個器件長和寬的一系列水平和垂直的連續(xù)式布線通道，由假設(shè)干組行連線和列連線組成。每一組行連線視器件大小不同可以有144根、216根或312根，每一組列連線均是24根。圖2-29FLEX10K的LABFastTrack由“行連線帶〞和“列連線帶〞組成。采用這種布線結(jié)構(gòu)，即使對于復(fù)雜的設(shè)計也可預(yù)測其性能。相反，其他FPGA中的分段式連線結(jié)構(gòu)需要用一些開關(guān)矩陣把數(shù)目不同的假設(shè)干條線段連接起來，這就增加了邏輯資源間的延時，從而使性能下降。FLEX10K器件內(nèi)部的LAB排列成很多行與列，組成一個矩陣。每行LAB有一個專用的“行連線帶〞，“行連線帶〞由上百條“行通道〞組成，這些通道水平地貫穿整個器件，它們承載進、出這一行中LAB的信號。行連線帶可以驅(qū)動I/O引腳或饋送到器件中的其他LAB?！傲羞B線帶〞由24條“列通道〞組成。LAB中的每個LE最多可驅(qū)動兩條獨立的列通道，一個LAB可驅(qū)動16條列通道。列通道垂直地貫穿整個器件，不同行中的LAB借助局部的多路選擇器共享這些資源。圖2-30表示LAB與行、列連線的關(guān)系。5)輸入/輸出單元(IOE)FLEX10K的輸入/輸出單元如圖2-31所示。每個IOE包含一個雙向I/O緩沖器和一個輸入/輸出存放器，可被用作輸入/輸出或雙向引腳。IOE中的輸出緩沖器有可調(diào)的輸出擺率，可根據(jù)需要配置成低噪聲或高速度模式。此外每個引腳還可被設(shè)置為集電極開路輸出方式。IOE中的時鐘、去除、時鐘使能和輸出使能由被稱作周邊控制總線的I/O控制信號網(wǎng)絡(luò)提供。周邊控制總線提供多達12個周邊控制信號，并用高速驅(qū)動器使穿越器件的信號偏移最小。這些信號是可配置的，能提供最多8個輸出使能信號、6個時鐘使能信號、2個時鐘信號和2個清零信號。每個周邊控制信號可被一專用輸入引腳驅(qū)動，或被特定行中每個LAB的第一個LE驅(qū)動。圖2-30LAB連接到行、列連線帶圖2-31FLEX10K的輸入/輸出單元如果要求多于6個時鐘使能或多于8個輸出使能信號，那么可由一個特定的LE驅(qū)動時鐘使能和輸出使能信號來實現(xiàn)對器件中每個IOE的控制。IOE中的整片輸出使能(Device-WideOutputDisable)引腳是一個低電平有效腳，可被用來使器件上所有引腳變成三態(tài)，這一選項可在設(shè)計文件中設(shè)置。3．數(shù)據(jù)配置Altera提供了專門的配置器件來存儲基于SRAM工藝的APEX、FLEX和ACEX系列器件的配置數(shù)據(jù)，提供的配置器件支持ISP和多重端口電壓標準。配置器件基于EEPROM工藝或者是FLASH工藝，多數(shù)配置器件支持ISP，使得設(shè)計流程得以簡化，并且可以現(xiàn)場升級，其密度為500Kb～9Mb。此外，配置器件支持1.8～5V電壓，非常適用于混合設(shè)計。所有的APEX、FLEX和ACEX系列器件均可控制整個配置過程，在不需要外部集成控制器的條件下，可以自動地從配置器件中讀取數(shù)據(jù)，完成配置過程。FLEX10K系列器件作為典型的使用SRAM工藝的器件，其內(nèi)部邏輯功能和連線由芯片內(nèi)SRAM所存儲的數(shù)據(jù)決定。系統(tǒng)加電時，通過存儲在芯片外部的串行EPROM或由系統(tǒng)控制器提供的數(shù)據(jù)對FLEX10K器件進行編程。Altera的EPC1441和EPC1是專門供FLEX10K器件配置用的EEPROM，它們借助串行數(shù)據(jù)流配置FLEX10K。配置數(shù)據(jù)也可以配置在其他的EEPROM中，或者通過Altera的BitBlaster串行下載電纜下載到FLEX10K器件中，配置完成以后，還可通過復(fù)位進行在線重配置，裝入新數(shù)據(jù)，實現(xiàn)新功能。由于重新配置所需時間少于100ms，所以在系統(tǒng)工作過程中可以實時地改變配置。表2-2給出了Altera公司用于配置SRAM工藝器件的局部型號的EEPROM的局部性能指標。表2-2用于配置SRAM工藝的EEPROMEEPROM型號容量適用器件型號電壓常用封裝EPC1441(不可擦寫)441Kb所有FLEX系列器件3.3/5?V自動選擇8腳DIPEPC1(不可擦寫)1Mb所有APEX、FLEX系列器件3.3/5?V自動選擇8腳DIPEPC2(可重復(fù)擦寫)2Mb所有APEX、FLEX系列器件3.3/5?V管腳控制20腳PLCCEPC8(可重復(fù)擦寫)8Mb

100腳PQFPEPC16(可重復(fù)擦寫)16Mb

88腳BGA2.5.4ACEX系列器件1．概述ACEX系列是Altera公司于2000年提供的一種高性能、低功耗的高密度器件，它綜合了查找表結(jié)構(gòu)與EABs。其中，基于LUT的邏輯功能優(yōu)化了數(shù)據(jù)通道和存放器的性能與效率，而EAB那么能實現(xiàn)RAM、ROM、雙口RAM、FIFO等各種存儲器功能。ACEX1K較適合于需要復(fù)雜的邏輯功能和存儲器功能的應(yīng)用場合，如DSP(數(shù)字信號處理)、寬帶數(shù)據(jù)通道控制以及數(shù)據(jù)傳輸、微處理器與通信領(lǐng)域等。ACEX系列包含ACEX1K和ACEX2K系列。ACEX1K系列基于創(chuàng)新的0.22/0.18μm混合工藝，密度為10000～100000門。ACEX2K系列基于0.18μm工藝，密度為20000～150000門。所有的ACEX系列器件兼容PCI局部總線標準，支持鎖相環(huán)電路。ACEX具有較高性價比，它的高密度非常適用于對價格敏感的高密度解決方案，而其高性能那么可以滿足各種性能的需求。ACEX1K可用MAX+plusⅡ作為開發(fā)工具。2．結(jié)構(gòu)與功能這里主要介紹ACEX1K的嵌入式陣列塊(EAB)、邏輯陣列塊(LAB)、邏輯單元(LE)、快速通道互連布線結(jié)構(gòu)(FastTrackInterconnectRoutingStructure)和I/O單元(IOE)。每一個ACEX1K系列器件包含一個嵌入式的陣列(如圖2-32所示)，用來實現(xiàn)存儲器和專用的邏輯功能：包含一個邏輯陣列用來實現(xiàn)通用的邏輯。ACEX1K系列器件的嵌入式陣列和邏輯陣列的功能類似于FLEX10K系列，但需要說明的是，當實現(xiàn)存儲器的功能的時候，每一個EAB提供4Kb的存儲空間，而FLEX10K系列EAB提供2Kb的存儲空間。圖2-32ACEX1K系列器件結(jié)構(gòu)ACEX1K系列和FLEX10K系列的根本結(jié)構(gòu)非常類似。在ACEX1K內(nèi)部，信號的互連也是通過快速通道互連布線結(jié)構(gòu)完成的，每一個I/O端口由一個分布在FastTrack互連的行和列的末端的IOE饋送信號。此外，ACEX1K器件系列也提供了6個專用的輸入端口。1)嵌入式陣列塊ACEX1K系列的邏輯功能是通過EAB來實現(xiàn)的，其原理和FLEX10K系列相同。ACEX1K的增強型的EAB支持雙口RAM，雙端口結(jié)構(gòu)對于實現(xiàn)FIFO來講非常適宜。ACEX1K的EAB可以支持最多16b寬的RAM塊。ACEX1K的EAB可以工作在雙端口方式和單端口方式下。在雙端口方式下，EAB的讀/寫局部使用別離的讀/寫時鐘，使得讀/寫操作可以在不同的速率下進行。EAB的讀/寫局部還有別離的同步時鐘使能信號，使得讀/寫操作可以單獨地進行。EAB也可以作為雙向和雙端口存儲器來使用，這樣兩個端口可以同時進行讀/寫操作。實現(xiàn)這種類型的雙端口存儲器需要使用兩個EAB來支持同時進行的讀/寫操作。圖2-33所示為ACEX1K系列器件的雙端口RAM模式。在這種模式下，RAM同時存在讀使能信號ReadEnable和寫使能信號WriteEnable，讀操作地址ReadAddress和寫操作地址WriteAddress。圖2-33ACEX1K系列器件的雙端口RAM模式示意圖圖2-34所示為ACEX1K系列器件的單端口RAM模式。使用ACEX1K系列的EAB同樣可以實現(xiàn)同步RAM，原理和使用FLEX10K系列的EAB實現(xiàn)相同。當使用ACEX1K系列的EAB實現(xiàn)RAM的時候，可以配制成如下結(jié)構(gòu)：256×16，512×8，1024×4或2048×2?？梢允褂枚鄠€EAB產(chǎn)生更大容量的RAM。2)邏輯陣列塊ACEX1K系列的LAB結(jié)構(gòu)如圖2-35所示，每一個LAB包含8個LE、相關(guān)的進位鏈和級聯(lián)鏈、LAB控制信號和LAB局部互連線。ACEX1K系列的LAB的控制信號和FLEX10K系列的LAB的控制信號相同。圖2-34ACEX1K系列器件的單端口RAM模式圖2-35ACEX10K的LAB3)邏輯單元與FLEX10K系列類似，LE是ACEX1K架構(gòu)中最小的邏輯單位。每一個LE包含一個4輸入LUT、一個可編程的觸發(fā)器、進位鏈和一個級聯(lián)鏈。LE的結(jié)構(gòu)如圖2-36所示。ACEX1K系列的LE驅(qū)動互連資源的方式同F(xiàn)LEX10K系列。ACEX1K架構(gòu)提供一種專用的高速數(shù)據(jù)通道連接相鄰的LE，即進位鏈和級聯(lián)鏈，其控制方式和功能與FLEX10K系列相同。圖2-36ACEX1K的邏輯單元結(jié)構(gòu)4)快速通道(FastTrack)互連快速通道互連結(jié)構(gòu)的功能和控制與FLEX10K系列相同。每一列的EAB有專用的列互連資源，列互連可以驅(qū)動FO管腳或者是其他行互連，用來傳遞信號到器件中其他的EAB。與FLEX10K一樣，ACEX1K有6個專用輸入引腳，可被用作全局時鐘、去除、置位與一系列的使能信號，這些信號可用作器件內(nèi)所有的LAB與IOE的控制信號。5)I/O單元一個I/O單元(IOE)包含一個雙向的I/O緩沖器和一個存放器。其中的存放器可以作為需要快速建立時間的外部數(shù)據(jù)的輸入存放器，也可作為具有快速從時鐘到輸出(FastClocktoOutput)性能的輸出存放器。有些情況下，用作輸入存放器時，用LE的存放器比用IOE的存放器能得到更快的建立時間。IOE可以配置為輸入、輸出或雙向管腳。2.5.5APEX系列器件簡介1．概述APEX20K是具有多核結(jié)構(gòu)的PLD器件，所謂“多核〞，是指該器件不但有查找表(LUT)，還有乘積項(ProductTerm)與嵌入式存儲器(Memory)。APEX20K系列芯片多核結(jié)構(gòu)使其同時具備了前述幾種芯片(MAX、FLEX等)的高速與高密度的優(yōu)點，而這正是進行系統(tǒng)級設(shè)計所需的性能。APEX20K系列芯片的主要特點有：(1)高密度。該系列芯片的典型門數(shù)到達30000～1500000門(最大系統(tǒng)門數(shù)達113000～2392000門)；邏輯單元數(shù)最低1200個，最高可達51840個。另外，其內(nèi)部集成的RAM位數(shù)最高可達442368位，最低也有24576位。(2)可低功耗運行。該系列芯片支持1.8～2.5V供電電壓，其I/O接口支持多電壓的連接：1.8V、2.5V、3.3V、5V(僅APEX20KE芯片外接電阻時可承受)，其ESB能提供可編程的節(jié)能模式選擇。(3)靈活的時鐘管理。提供了最多8個全局時鐘信號，且通過4個時鐘鎖相(PLL)，減少了時鐘的延遲與偏移，速度高達822MHz。(4)先進的互連結(jié)構(gòu)。有4級快速互連結(jié)構(gòu)，提供了快速且可預(yù)測的互連延遲。(5)APEX的多核架構(gòu)將邏輯資源和存儲器集成在一個體系內(nèi)部，從而有可能不需使用多個器件即可實現(xiàn)系統(tǒng)級設(shè)計，節(jié)省了PCB板的空間，簡化了復(fù)雜設(shè)計的實現(xiàn)。(6)APEX的ESB可以用來實現(xiàn)邏輯功能或者是各種存儲器功能，如雙口RAM、ROM、FIFO、嵌入式的CAM(ContentAccessMemory，內(nèi)容可尋址存儲器)；此外，多個ESB聯(lián)合使用時可以產(chǎn)生數(shù)據(jù)位數(shù)更大的存儲器，從而確保為系統(tǒng)提供所需要的各種寬度和容量的存儲器。(7)每個I/O引腳都由一個I/O單元(IOE)饋送，這些IOE分布于快速通道(FastTrack)互連線各行、列的末端。每個IOE具備一個存放器，可用作輸入或輸出存放器。(8)APEX使用Altera公司的新一代開發(fā)工具QuartusⅡ進行開發(fā)，該軟件特別適合于新器件和大規(guī)模FPGA的開發(fā)。2．結(jié)構(gòu)與功能這里主要介紹APEX20K的以下幾局部結(jié)構(gòu)：MegaLAB結(jié)構(gòu)、邏輯陣列塊(LAB)、邏輯單元(LE)、進位鏈與級聯(lián)鏈、快速通道(FastTrack)互連、嵌入式系統(tǒng)塊(ESB)和I/O單元(IOE)。圖2-37以框圖形式給出了APEX20K的內(nèi)部組成局部，其中4輸入的LUT用來作為數(shù)據(jù)通道，并可以實現(xiàn)數(shù)據(jù)信號處理(DSP)功能。乘積項(ProductTerm)可用來實現(xiàn)高速的控制邏輯與狀態(tài)機(StateMachine)。圖2-37APEX20K的器件框圖1)MegaLAB結(jié)構(gòu)APEX20K由一系列的MegaLAB組成，每個MegaLAB包含一定數(shù)量的LAB(LogicArrayBlock)、一個ESB以及負責在MegaLAB內(nèi)部傳輸信號的MegaLAB內(nèi)部互連通道(如圖2-38所示)。2)邏輯陣列塊每個LAB包含了10個LE以及與LE有關(guān)的進位鏈和級聯(lián)鏈、LAB控制信號、局部互連通道(如圖2-39所示)。局部互連在同一LAB、IOE或ESB之間或相鄰的LAB、IOE或ESB之間傳送信號。圖2-38MegaLAB的結(jié)構(gòu)圖圖2-39APEX20K系列的LAB結(jié)構(gòu)APEX20K器件使用互連LAB結(jié)構(gòu)，此結(jié)構(gòu)允許LE驅(qū)動兩個局部互連局部，這個特征使得MegaLAB與FastTrack之間的互連減少到最低程度，從而提供了高性能和靈活性。每個LE通過快速局部互連可驅(qū)動另外29個邏輯單元。每個LAB可使用兩個時鐘信號與兩個時鐘使能信號，具有相同的時鐘但時鐘使能不同的邏輯單元或者使用同一個時鐘信號，或者被置于不同的LAB中。3)邏輯單元LE是APEX20K器件內(nèi)部最小的邏輯單元。每個LE包含一個4輸入的LUT，每個LUT都是一個函數(shù)發(fā)生器，可以實現(xiàn)任何4變量的邏輯功能。此外，每個LE包含一個可編程的存放器與進位鏈、級聯(lián)鏈。每個LE可驅(qū)動一個局部互連、MegaLAB互連以及FastTrack互連布線結(jié)構(gòu)。APEX20K的LE結(jié)構(gòu)如圖2-40所示。圖2-40APEX20K的LE結(jié)構(gòu)示意圖每個LE的可編程存放器均可配置為D、T、JK或SR觸發(fā)器來操作，存放器的時鐘和去除控制信號可由全局信號、通用I/O引腳或任何內(nèi)部邏輯驅(qū)動。實現(xiàn)組合邏輯功能時，存放器被旁路，且由LUT的輸出驅(qū)動LE的輸出。每個LE有兩個輸出，用來驅(qū)動局部互連、MegaLAB互連或FastTrack互連，每個輸出均可被LUT輸出或存放器輸出獨立驅(qū)動。例如，當存放器驅(qū)動其他輸出時，LUT可以驅(qū)動另一個輸出，這種特性稱為存放器打包(RegisterPacking)。這種特性使存放器和LUT可被用于實現(xiàn)互不相關(guān)的邏輯功能，因而改善了器件的使用狀況。APEX20K結(jié)構(gòu)提供兩種專用高速數(shù)據(jù)通道，通過這兩種數(shù)據(jù)通道，相鄰的LE之間的相連可不用局部互連。這兩種專用高速數(shù)據(jù)通道即進位鏈和級聯(lián)鏈。進位鏈支持諸如計數(shù)器和累加器等的高速算術(shù)運算，而級聯(lián)鏈那么用來實現(xiàn)位數(shù)較寬的邏輯功能，如實現(xiàn)最小延遲的高寬度比較器。進位鏈和級聯(lián)鏈與同一LAB的10個LE以及同一個MegaLAB的所有LAB相連。