《集成電路設(shè)計(jì)》課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告

課程設(shè)計(jì)報(bào)告—數(shù)字頻率計(jì)PAGEPAGE1課程設(shè)計(jì)報(bào)告—數(shù)字頻率計(jì)《集成電路設(shè)計(jì)》課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告（前端設(shè)計(jì)部分）課程設(shè)計(jì)題目：數(shù)字頻率計(jì)所在專業(yè)班級(jí)：電子科作者姓名：作者學(xué)號(hào)：指導(dǎo)老師：目錄（一）概述2（二）設(shè)計(jì)方案2一、設(shè)計(jì)要求2二、設(shè)計(jì)原理3三、參量說(shuō)明3四、設(shè)計(jì)思路3五、主要模塊的功能如下4六、源程序及測(cè)試程序4七、程序運(yùn)行及仿真結(jié)果4八、有關(guān)用GW48－PK2中的數(shù)碼管顯示數(shù)據(jù)的幾點(diǎn)說(shuō)明5（三）方案分析7（四）心得與體會(huì)10（五）參考文獻(xiàn)11（一）概述在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得十分重要。測(cè)量頻率的方法有多種，數(shù)字頻率計(jì)是其中一種。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器，是一種用十進(jìn)制數(shù)字顯示被測(cè)信號(hào)頻率的數(shù)字測(cè)量?jī)x器。數(shù)字頻率計(jì)基本功能是測(cè)量諸如方波等其它各種單位時(shí)間內(nèi)變化的物理量。在進(jìn)行模擬、數(shù)字電路的設(shè)計(jì)、安裝、調(diào)試過(guò)程中，由于其使用十進(jìn)制數(shù)顯示，測(cè)量迅速，精確度高，顯示直觀，經(jīng)常要用到頻率計(jì)。頻率計(jì)的基本原理是應(yīng)用一個(gè)頻率穩(wěn)定度高的時(shí)基脈沖，對(duì)比測(cè)量其它信號(hào)的頻率。時(shí)基脈沖的周期越長(zhǎng)，得到的頻率值就越準(zhǔn)確。通常情況下是計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，此時(shí)我們稱閘門(mén)時(shí)間是1秒。閘門(mén)時(shí)間也可以大于或小于1秒，閘門(mén)的時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門(mén)的時(shí)間越長(zhǎng)則每測(cè)一次頻率的間隔就越長(zhǎng)，閘門(mén)時(shí)間越短，測(cè)的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。本文內(nèi)容粗略講述了我們小組的整個(gè)設(shè)計(jì)過(guò)程及我在這個(gè)過(guò)程中的收獲。講述了數(shù)字頻率計(jì)的工作原理以及各個(gè)組成部分，記述了在整個(gè)設(shè)計(jì)過(guò)程中對(duì)各個(gè)部分的設(shè)計(jì)思路、程序編寫(xiě)、以及對(duì)它們的調(diào)試、對(duì)調(diào)試結(jié)果的分析。（二）設(shè)計(jì)方案一、設(shè)計(jì)要求：⑴設(shè)計(jì)一個(gè)數(shù)字頻率計(jì)，對(duì)方波進(jìn)行頻率測(cè)量。⑵頻率測(cè)量可以采用計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)的方法實(shí)現(xiàn)。GW48－PK2上可以提供一個(gè)1Hz的標(biāo)準(zhǔn)信號(hào)，利用這一信號(hào)可以得到1s寬度的閘門(mén)信號(hào)。⑶GW48－PK2中的數(shù)碼管可以用來(lái)顯示數(shù)據(jù)。二、設(shè)計(jì)原理：數(shù)字頻率計(jì)是利用測(cè)量輸入信號(hào)的頻率并顯示測(cè)量結(jié)果的系統(tǒng)。當(dāng)時(shí)基信號(hào)的高電平持續(xù)時(shí)間為T(mén)=1s，若在這T時(shí)間內(nèi)被測(cè)信號(hào)的周期數(shù)為N，則被測(cè)信號(hào)的頻率就是N。其原理示意圖如下：三、參量說(shuō)明：signal待測(cè)信號(hào)，上升沿有效，clk時(shí)基信號(hào)，上升沿有效，en計(jì)數(shù)使能控制，高電平有效，clr清零控制，高電平有效，load鎖存控制，高電平有效，cout1，cout2，cout3，cout4，cout5，cout6，cout7，cout8進(jìn)位端。四、設(shè)計(jì)思路：⑴以1Hz的信號(hào)clk作為時(shí)基信號(hào)，秒信號(hào)產(chǎn)生模塊可由外界直接提供；⑵信號(hào)預(yù)處理模塊是對(duì)被測(cè)信號(hào)signal進(jìn)行分頻處理，使得通過(guò)門(mén)控的被測(cè)信號(hào)頻率不至于超出計(jì)數(shù)器的計(jì)數(shù)范圍，本次設(shè)計(jì)不考慮分頻；⑶門(mén)控模塊是由時(shí)基信號(hào)控制，通過(guò)計(jì)數(shù)使能en來(lái)判斷是否計(jì)數(shù)，當(dāng)en為高電平時(shí)，若rst為低電平（無(wú)效）且clk信號(hào)上升沿到來(lái)，則開(kāi)始計(jì)數(shù)；⑷控制器模塊是由時(shí)基信號(hào)clk和啟停信號(hào)rst來(lái)控制，通過(guò)clk和rst的組合來(lái)決定何時(shí)停止計(jì)數(shù)（en由高電平降為低電平時(shí)）、何時(shí)鎖存計(jì)數(shù)（load由低電平上升為高電平時(shí)）及何時(shí)顯示計(jì)數(shù)結(jié)果（鎖存計(jì)數(shù)之后立即顯示結(jié)果）。五、主要模塊的功能如下：⑴modulectr(clk,rst,en,clr,load);時(shí)基信號(hào)控制模塊，產(chǎn)生計(jì)數(shù)使能en、鎖存信號(hào)load、清零信號(hào)clr；⑵modulelatch_24(qo,din,load);控制數(shù)據(jù)輸出模塊，將計(jì)數(shù)結(jié)果送到輸出端；⑶modulecount10(out,cout,en,clr,clk);控制計(jì)數(shù)模塊，包括低位和進(jìn)位的控制；六、源程序及測(cè)試程序見(jiàn)附件。七、程序運(yùn)行及仿真結(jié)果⑴使用ModelSim編譯及仿真步驟如下：創(chuàng)建工程添加Verilog代碼編譯工程如果編譯失敗，雙擊錯(cuò)誤信息可以直接轉(zhuǎn)到出錯(cuò)代碼處，更改完之后繼續(xù)編譯，直至編譯成功。仿真若仿真無(wú)結(jié)果或結(jié)果不符合要求，可通過(guò)更改部分源程序或測(cè)試程序，反復(fù)查看仿真波形，直至仿真波形正確。⑵仿真結(jié)果結(jié)果如上圖所示，此處signal周期是10ns，clk周期是2000ns，仿真結(jié)果如預(yù)期所想。八、有關(guān)用GW48－PK2中的數(shù)碼管顯示數(shù)據(jù)的幾點(diǎn)說(shuō)明⑴共用到兩個(gè)clock信號(hào)脈沖，分別是：clock0和clock2，clock0用來(lái)產(chǎn)生待測(cè)信號(hào)脈沖，clock0接不同頻率脈沖，數(shù)碼管可顯示對(duì)應(yīng)頻率；clock2作為時(shí)基脈沖，接1Hz。⑵模式類型：模式5⑶電路示意圖及部分過(guò)程圖如下：⑷誤差分析：實(shí)際測(cè)量時(shí)，當(dāng)用1Hz時(shí)基脈沖測(cè)量低頻率的信號(hào)時(shí)，數(shù)碼管顯示的數(shù)據(jù)沒(méi)有偏差，而當(dāng)測(cè)量的頻率增大到5位數(shù)時(shí)，數(shù)碼管顯示結(jié)果與實(shí)際頻率值并不相符，其可能原因是：ⅰ:由于實(shí)驗(yàn)器材GW48－PK2使用時(shí)間長(zhǎng)，clock0和clock2所提供的信號(hào)頻率值并不是嚴(yán)格等于所標(biāo)注的頻率值；ⅱ：時(shí)間延遲造成的。（三）方案分析在本次程序編寫(xiě)過(guò)程中，只考慮了三個(gè)方面，符合要求、可行性及簡(jiǎn)便性，并沒(méi)有添加一些更復(fù)雜的程序，如脈沖分頻、自控量程等。在完成此次設(shè)計(jì)之后，本組成員也對(duì)一些可能遇到的問(wèn)題進(jìn)行分析，如下所示：⑴分頻，包括偶分頻和奇分頻如果待測(cè)信號(hào)的頻率太高，將導(dǎo)致計(jì)數(shù)結(jié)果超過(guò)所設(shè)定的八位十進(jìn)制數(shù)最高值，因此有必要將待測(cè)信號(hào)分頻，使其頻率減小，再測(cè)量。所編寫(xiě)偶分頻程序如下：modulediv1(clk,rst,count,clk_odd);inputclk,rst;outputclk_odd;output[3:0]count;regclk_odd;reg[3:0]count;parameterN=x;//x為2，4，6…偶分頻//always@(posedgeclk)if(!rst)begincount<=1'b0;clk_odd<=1'b0;endelseif(count<N/2-1)begincount<=count+1'b1;endelsebegincount<=1'b0;clk_odd<=～clk_odd;endendmodule所編寫(xiě)奇分頻程序如下:modulediv2(clk,rst,count1,count2,clk_even);inputclk,rst;output[3:0]count1,count2;outputclk_even;reg[3:0]count1,count2;regclkA,clkB;wireclk_even,clk_re;parameterN=Y;//Y為1,3,5…奇分頻//assignclk_re=～clk;assignclk_even=clkA|clkB;always@(posedgeclk)if(!rst)begincount1<=1'b0;clkA<=1'b0;endelseif(count1<(N-1))begincount1<=count1+1'b1;//阻塞賦值是先執(zhí)行了下面的IF判斷，最后再賦值。//if(count1==(N-1)/2)beginclkA<=～clkA;endendelsebeginclkA<=～clkA;count1<=1'b0;endalways@(posedgeclk_re)if(!rst)begincount2<=1'b0;clkB<=1'b0;endelseif(count2<(N-1))begincount2<=count2+1'b1;if(count2==(N-1)/2)beginclkB<=～clkB;endendelsebeginclkB<=～clkB;count2<=1'b0;endendmodule⑵自控量程能根據(jù)輸入被測(cè)頻率信號(hào)，自動(dòng)調(diào)節(jié)測(cè)試量程進(jìn)行測(cè)試，顯示結(jié)果。以下是四位數(shù)字頻率計(jì)自控量程的主要程序，其測(cè)量范圍是0～10MHz，分四個(gè)檔次：10kHz，100KHz，1000KHz，10000KHz，（最大值分別是9.999kHz，99.99kHz，999.9kHz，9999kHz）。主要程序如下：always@(posedgelockornegedgestart)if(!start)beginsel<=2b'11;ovflag<=1b'0;endelsebeginif(q[15:12]>4b'1001)beginif(sel==2b'10)beginovflag<=1b'1;sel<=2b'11;endelsesel<=sel+1b'1;endelseif(q[15:12]==4b'0000&&q[11:8]<=4b'1001)if(sel==2b'11&&ovflag==1b'0)sel<=sel;elsesel<=sel-1b'1;elsesel<=sel;⑶雙脈沖和多脈沖計(jì)數(shù)即通過(guò)一個(gè)標(biāo)準(zhǔn)信號(hào)的控制，同時(shí)測(cè)量?jī)蓚€(gè)信號(hào)或多個(gè)信號(hào)的頻率，如果想同時(shí)測(cè)量多個(gè)信號(hào)的頻率，這樣做可以提高效率。⑷信號(hào)頻率之間有一定關(guān)系，但都不確定具體值，用未知信號(hào)頻率測(cè)量未知信號(hào)頻率。由于時(shí)間和精力有限，（3）（4）兩個(gè)問(wèn)題僅僅是作為一種參考，并沒(méi)有寫(xiě)出具體的程序。（四）心得與體會(huì)（1）我認(rèn)為我們的工作是一個(gè)團(tuán)隊(duì)的工作，團(tuán)隊(duì)需要個(gè)人，個(gè)人也離不開(kāi)團(tuán)隊(duì)，小組成員之間優(yōu)勢(shì)互補(bǔ)，悉心關(guān)照，發(fā)揚(yáng)團(tuán)結(jié)協(xié)作的精神，共同完成既定任務(wù)。（2）做課程設(shè)計(jì)同時(shí)也是對(duì)課本知識(shí)的鞏固和加強(qiáng)，經(jīng)過(guò)這次課程設(shè)計(jì)，使我更加深刻了解了《Verilog數(shù)字統(tǒng)計(jì)教程》，由于課本上的知識(shí)太多，平時(shí)課間的學(xué)習(xí)并不能很好的理解和運(yùn)用，而且考試內(nèi)容有限，所以在這次課程設(shè)計(jì)過(guò)程中，我們對(duì)課本知識(shí)的運(yùn)用（尤其是程序編寫(xiě)這方面）有了更多的認(rèn)識(shí)，通過(guò)動(dòng)手實(shí)踐也讓我們對(duì)仿真軟件的使用印象更深刻，可以比較熟練地運(yùn)用ModelSim軟件進(jìn)行程序編譯和仿真.（3）認(rèn)識(shí)來(lái)源于實(shí)踐，實(shí)踐是認(rèn)識(shí)的動(dòng)力和最終目的，實(shí)踐是檢驗(yàn)真理的唯一標(biāo)準(zhǔn)。通過(guò)這次課程設(shè)計(jì)使我更加明白了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正做出成績(jī)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考、解決問(wèn)題的能力。因此此次課程設(shè)計(jì)的作用非常大。（4）在設(shè)計(jì)的過(guò)程中也發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固，期間也得到老師和同學(xué)的幫助，在他們身上我也學(xué)到了不少實(shí)用的東西，在此一并表示感謝!（五）參考文獻(xiàn)夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程第2版北京航空航天大學(xué)出版社2008.6潘松黃繼業(yè)陳龍.EDA技術(shù)與VerilogHDL清華大學(xué)出版社附件：源程序及測(cè)試程序源程序：modulebi(clk,signal,qo,rst);inputclk,signal,rst;output[31:0]qo;//reg[31:0]qo;//reg[31:0]din;//regcout1,cout2,cout3,cout4,cout5,cout6,cout7,cout8;//regen,clr,load;wirecout1,cout2,cout3,cout4,cout5,cout6,cout7,cout8;wireen,clr,load;//en計(jì)數(shù)使能控制；clr清零控制；load鎖存控制；wire[31:0]din;//二進(jìn)制輸出地址位ctrctrll(clk,rst,en,clr,load);count10Count101(din[3:0],cout1,en,clr,signal);//signal待測(cè)信號(hào)；count10Count102(din[7:4],cout2,en,clr,cout1);//cout1個(gè)位進(jìn)位端；count10Count103(din[11:8],cout3,en,clr,cout2);//cout3十位進(jìn)位端；count10Count104(din[15:12],cout4,en,clr,cout3);//cout4百位進(jìn)位端count10Count105(din[19:16],cout5,en,clr,cout4);//cout5千位進(jìn)位端count10Count106(din[23:20],cout6,en,clr,cout5);//cout6萬(wàn)位進(jìn)位端；count10Count106(din[23:20],cout7,en,clr,cout6);//cout7十萬(wàn)位進(jìn)位端；count10Count106(din[23:20],cout8,en,clr,cout7);//cout8百萬(wàn)位進(jìn)位端；latch_24latch_224(qo,din[31:0],load);endmodulemodulectr(clk,rst,count_en,count_clr,load);//基準(zhǔn)信號(hào)控制模塊；inputclk,rst;outputcount_en,count_clr,load;regcount_en,load;always@(posedgeclk)//clk上升沿有效；beginif(rst)//高電平有效；begincount_en=0;load=1;endelsebegincount_en=～count_en;load=～count_en;endendassigncount_clr=～clk&load;//由clk和load控制清零信號(hào)；endmodulemodulelatch_24(qo,din,load);//控制數(shù)據(jù)輸出模塊；inputload;input[31:0]din;o