2024年大學試題(計算機科學)-VHDL語言歷年高頻考點試卷專家薈萃含答案

2024年大學試題(計算機科學)-VHDL語言歷年高頻考點試卷專家薈萃含答案（圖片大小可自由調(diào)整）第1卷一.參考題庫(共25題)1.在VHDL的常用對象中，信號、（）可以被多次賦予不同的值，常量只能在定義時賦值。2.VHDL語言數(shù)據(jù)對象有哪幾種？3.簡述實體端口的模式。4.IF語句根據(jù)指定的條件來確定語句執(zhí)行順序，共有3種類型：（）。5.VHDL語言的預算操作包括了邏輯運算符、關(guān)系運算符、乘法運算符等，它們?nèi)叩膬?yōu)先級是相同的。6.根據(jù)已給出的全加器的VHDL程序，試寫出一個4位逐位進位全加器的VHDL程序。7.信號的代入通常用（），變量用（）。8.根據(jù)下表填寫完成一個3-8線譯碼器的VHDL程序。 9.編寫一個2輸入與門的VHDL程序，請寫出庫、程序包、實體、構(gòu)造體相關(guān)語句，將端口定義為標準邏輯型數(shù)據(jù)結(jié)構(gòu) 10.簡述VHDL語言與計算機語言的差別。11.試舉出兩種可編程邏輯器件（）、FPGA。12.設(shè)D0為’1’，D1為’0’，D2為’1’，D3為’0’，D3&D2&D1&D0的運算結(jié)果是“0101”，D1&D2&D3&D4的運算結(jié)果是“（）”。13.簡述CPLD與FPGA的異同。14.基于乘積項技術(shù)構(gòu)造的可編程邏輯器件叫做（），基于查找表技術(shù)構(gòu)造的可編程邏輯器件叫做FPGA。15.請列出三個VHDL語言的數(shù)據(jù)類型，如實數(shù)、位等、（）。16.CONSTANTT2：std_logic<=’0’;17.端口模式有哪幾種？buffer類型與inout類型的端口有什么區(qū)別？18.編寫一個數(shù)值比較器VHDL程序的進程（不必寫整個結(jié)構(gòu)框架），要求使能信號g低電平時比較器開始工作，輸入信號p=q，輸出equ為‘0’，否則為‘1’。19.進程語句中，不管在何時，process語句后面必須列出敏感信號20.請列舉三種可編程邏輯器件：EEPROM、（）、FPGA。21.VHDL語言的變量和信號有什么區(qū)別？22.（）是一個具有九值邏輯的數(shù)據(jù)類型。23.簡述信號與變量的區(qū)別。24.VHDL可以采用層次化的設(shè)計，一個高層的結(jié)構(gòu)體中可以調(diào)用低層的實體25.并置運算符&的功能是（）。第2卷一.參考題庫(共25題)1.語句typewris（wr0，wr1，wr2，wr3，wr4，wr5）；定義了一個狀態(tài)機變量wr，可以直接對wr賦值。2.在一個實體的端口方向說明時，輸入使用in表示，那么構(gòu)造體內(nèi)部不能再使用的輸出是用（）表示；雙向端口是用inout表示；構(gòu)造體內(nèi)部可再次使用的輸出是用buffer表示；3.8digital標識符合法嗎？4.VHDL語言構(gòu)造體的描述方式有哪幾種？試述各自的特點。5.請分別列舉一個常用的庫和程序包（）、useieee.std_logic_1164.all。6.<=是小于等于關(guān)系運算符，又是（）操作符。7.簡述moore狀態(tài)機和mealy狀態(tài)機的區(qū)別。 8.VHDL語言與計算機C語言的沒有差別。9.定義一個變量a，數(shù)據(jù)類型為4位位向量（）。10.圖中給出了4位逐位進位全加器，請完成其VHDL程序。 11.結(jié)構(gòu)體的描述方式有幾種方式？各有什么特點？12.判斷CLK信號上升沿到達的語句是（）.13.根據(jù)已給出的二-十（BCD）進制優(yōu)先權(quán)編碼器功能表，試寫出其VHDL程序。 14.表示‘0’‘1’；兩值邏輯的數(shù)據(jù)類型是bit（位），表示‘0’‘1’‘Z’等九值邏輯的數(shù)據(jù)類型是std_logic（標準邏輯），表示空操作的數(shù)據(jù)類型是（）。15.（）語句各條件間具有不同的優(yōu)先級。16.實體的端口模式用來說明數(shù)據(jù)、信號通過該端口的傳輸方向，端口模式有（）。17.完成下圖所示的觸發(fā)器。 18.賦值語句是（并行/串行）（）執(zhí)行的，if語句是（并行/串行）（）執(zhí)行的。19.下面是三人表決器的VHDL描述，分析其實現(xiàn)機制，并說明三個不同的結(jié)構(gòu)體分別用了什么描述方法。 20.簡述VHDL程序的基本結(jié)構(gòu)。21.VHDL程序一般包含幾個組成部分？各部分的作用是什么？22.進程語句是設(shè)計人員描述結(jié)構(gòu)體時使用最為頻繁的語句，簡述其特點。23.一個信號處于高阻（三態(tài)）時的值在VHDL中描述為（）。24.VHDL是否區(qū)分大小寫？25.VHDL語言中std_logic類型取值（）表示高阻，取值‘X’表示不確定。第3卷一.參考題庫(共25題)1.整型對象的范圍約束通常用（）關(guān)鍵詞，位矢量用downto/to關(guān)鍵詞。2.1_Digital標識符合法嗎？否，/12@+/呢？（）。3.用IF語句編寫一個二選一電路，要求輸入a、b,sel為選擇端，輸出q。4.（）狀態(tài)機輸出只依賴于器件的當前狀態(tài)，與輸入信號無關(guān)。5.用IF語句編寫一個四選一電路，要求輸入d0～d3,s為選擇端，輸出y。6.位類型的初始化采用（字符/字符串）（）、位矢量用字符串。7.請簡述自上至下硬件電路設(shè)計方法的基本過程。8.若某變量被定義為數(shù)值型變量，未賦初始值時默認值為‘0’。9.進程的敏感信號表具有什么作用？列出敏感信號時應(yīng)注意什么？10./=是（）操作符，功能是在條件判斷是判斷操作符兩端不相等。11.任何時序電路都以（）為驅(qū)動信號，時序電路只是在時鐘信號的邊沿到來時，其狀態(tài)才發(fā)生改變。12.一個VHAL程序中僅能使用一個進程（process）語句。13.進程設(shè)計要點是什么?14.一個最簡單的VHDL語言由哪幾部分組成？請簡述各部分的主要功能。15.結(jié)構(gòu)體有三種描述方式，分別是（）、行為、和結(jié)構(gòu)化。16.VHDL程序的基本結(jié)構(gòu)至少應(yīng)包括實體、（）兩部分和對庫的引用聲明。17.進程必須位于（）內(nèi)部，變量必須定義于（）內(nèi)部。18.digital__8標識符合法嗎？19.signal標識符合法嗎？20.表達式C<=A+B中，A、B、C的數(shù)據(jù)類型都是STD_LOGIC_VECTOR，是否能直接進行加法運算？說明原因和解決方法。21.傳統(tǒng)的系統(tǒng)硬件設(shè)計方法是采用自上而下（topdown）的設(shè)計方法，利用硬件描述語言（HDL）的硬件電路設(shè)計方法采用自下而上（bottomup）的設(shè)計方法。22.Moore狀態(tài)機輸出只是狀態(tài)機當前狀態(tài)的函數(shù)，Mealy狀態(tài)機輸出為有限狀態(tài)機當前值和輸入值的函數(shù)23.VHDL的客體，或稱數(shù)據(jù)對象包括了常數(shù)、（）和（）。24.在結(jié)構(gòu)體中定義一個全局變量（VARIABLES），可以在所有進程中使用。25.一個完整的VHDL語言程序通常包含（），結(jié)構(gòu)體（architecture），配置（configuration），包集合（package）和庫（library）5各部分。第1卷參考答案一.參考題庫1.參考答案:變量2.參考答案:VHDL語言數(shù)據(jù)對象有信號，變量，常量。3.參考答案: 輸入（Input）：clk、reset、en、addr等 輸出（Output）：輸出信號，不能內(nèi)部引用 雙向（Inout）：可代替所有其他模式，用于設(shè)計雙向總線 緩沖（Buffer）：與Output類似，但允許該管腳名作為一些邏輯的輸入信號4.參考答案:用于門閂控制的IF語句、用于二選一控制的IF語句、用于多選擇控制的IF語句5.參考答案:錯誤6.參考答案: 7.參考答案:<=；:=8.參考答案: 9.參考答案: 10.參考答案: 運行的基礎(chǔ) –計算機語言是在CPU＋RAM構(gòu)建的平臺上運行 –VHDL設(shè)計的結(jié)果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路 執(zhí)行方式 –計算機語言基本上以串行的方式執(zhí)行 –VHDL在總體上是以并行方式工作 驗證方式 –計算機語言主要關(guān)注于變量值的變化 –VHDL要實現(xiàn)嚴格的時序邏輯關(guān)系11.參考答案:CPLD12.參考答案:101013.參考答案: CPLD是基于乘積項技術(shù)構(gòu)造的可編程邏輯器，不需要配置外部程序寄存芯片 FPGA基于查找表技術(shù)構(gòu)造的可編程邏輯器，需要配置外部程序寄存芯片。14.參考答案:CPLD15.參考答案:位矢量，字符，布爾量16.參考答案:錯誤17.參考答案: Out,in,inout,buffer out(輸出):只能被賦值，用于不能反饋的輸出； in(輸入):只能讀，用于時鐘輸入、控制輸入單向數(shù)據(jù)輸入； inout(輸入輸出):既可讀又可被賦值，被讀的值是端口輸入值而不是被賦值，作為雙向端口。 buffer(緩沖):類似于輸出，但可以讀，讀的值是被賦值，用做內(nèi)部反饋用，不能作為雙向端口使用。18.參考答案: 19.參考答案:錯誤20.參考答案:GAL21.參考答案: 1，信號賦值是有一定延遲的，而變量賦值是沒有延遲的， 2，對于進程語句來說，進程只對信號敏感，而不對變量敏感 3，信號在莫一時刻除了具有當前值外，還有一定的歷史信息，而變量在某一時刻只包含一個值， 4，信號可以是多進程的的全局信號，而變量只在定義它的過程，函數(shù)，和進程中可見， 5，信號時硬件中連線的抽象描述，其功能是保存變化的數(shù)據(jù)值和連接子元件，信號在元件的端口連接元件，變量在硬件中沒有類似的對應(yīng)關(guān)系，主要應(yīng)用于高層次的建模中。22.參考答案:標準邏輯（std_logic）23.參考答案: 信號延時賦值，變量立即賦值 信號的代入使用<=，變量的代入使用：=； 信號在實際的硬件當中有對應(yīng)的連線，變量沒有24.參考答案:正確25.參考答案:把多個位或位向量合并為一個位向量第2卷參考答案一.參考題庫1.參考答案:錯誤2.參考答案:out3.參考答案:不合法4.參考答案: 1，行為描述：采用進程語句，順序描述被稱為設(shè)計實體的行為， 2，數(shù)據(jù)流描述（寄存器傳輸描述）：采用進程語句。順序描述數(shù)據(jù)流在控制流作用下被加工處理，存儲的全過程5.參考答案:libraryieee6.參考答案:賦值運算7.參考答案: 從輸出的時序上看，Mealy機的輸出是當前狀態(tài)和所有輸入信號的函數(shù)，它的輸出是在輸入變化后立即發(fā)生的。Moore機的輸出則僅為當前狀態(tài)的函數(shù)，在輸入發(fā)生變化時還必須等待時鐘的到來，時鐘使狀態(tài)發(fā)生變化時才導致輸出的變化。 Moore型狀態(tài)機：次態(tài)=f（現(xiàn)狀，輸入），輸出=f（現(xiàn)狀）； Mealy型狀態(tài)機：次態(tài)=f（現(xiàn)狀，輸入），輸出=f（現(xiàn)狀，輸入）；8.參考答案:錯誤9.參考答案:variablea：bit_vector(3downto0)10.參考答案: 11.參考答案: 1.行為描述方式：只需描述輸入與輸出的行為，不關(guān)注具體的電路實現(xiàn)，一般通過一組順序的VHDL進程來反映設(shè)計的功能和算法； 2.數(shù)據(jù)流描述方式：這種描述將數(shù)據(jù)看成從設(shè)計的輸入端到輸出端，通過并行語句表示這些數(shù)據(jù)形式的改變，即信號到信號的數(shù)據(jù)流動的路徑和形式進行描述； 3.結(jié)構(gòu)描述方式：多用在多層次的設(shè)計中，通過調(diào)用庫中得元件或已經(jīng)設(shè)計好的元件，進行組合來完成實體功能的描述，它只表示元件和元件之間的互連.12.參考答案:ifclk’eventandclk=‘1’then13.參考答案: 14.參考答案:NULL15.參考答案:IF16.參考答案:in、Out、inout、buffer17.參考答案: 18.參考答案:并行；串行19.參考答案: 20.參考答案: 庫libraryieee; 程序包useieeestd_logic_1164.all; 實體entity 實體名is 結(jié)構(gòu)體architecture 結(jié)構(gòu)體名of 配置21.參考答案: 實體，結(jié)構(gòu)體，庫，程序包，配置 實體：用于描述所設(shè)計系統(tǒng)的外部接口特性；即該設(shè)計實體對外的輸入、輸出端口數(shù)量和端口特性。 結(jié)構(gòu)體：用于描述實體所代表的系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；它描述設(shè)計實體的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系。 庫：存放已經(jīng)編譯的實體、構(gòu)造體、程序包集合和配置。 程序包：存放各設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序庫； 配置：實體對應(yīng)多個結(jié)構(gòu)體時，從與某個實體對應(yīng)的多個結(jié)構(gòu)體中選定一個作為具體實現(xiàn)。22.參考答案: 它可以與其它進程并發(fā)執(zhí)行，并可存取結(jié)構(gòu)體或?qū)嶓w中所定義的信號； 進程結(jié)構(gòu)中的所有語句都是按順序執(zhí)行的； 為了啟動進程，在進程結(jié)構(gòu)中必須包含一個顯式的敏感信號量表或者包含一個wait語句； 進程之間的通信是通過信號量的傳遞來實現(xiàn)的。23.參考答案:‘Z’24.參考答案:不區(qū)分25.參考答案:‘Z’第3卷參考答案一.參考題庫1.參考答案:range2.參考答案:合法3.參考答案: 4.參考答案:Moore5.參考答案: 6.參考答案:字符7.參考答案:規(guī)格設(shè)計；行為級描述；行為級仿真；RTL級描述；RTL級仿真；邏輯綜合、優(yōu)化；門級仿真、定時檢查；輸出門級網(wǎng)絡(luò)表。8.參考答案:錯誤9.參考答案:敏感信號表中有多個敏感信號時，其中任一個信號的變化都會引起進程啟動，寫敏感信號表時，盡量將在進程中被讀取的信號列全。若無敏感信號表，就必須放一個WAIT語句在進程內(nèi)作為進程啟動語句10.參考答案:不相等11.參考答案:時鐘12.參考答案:錯誤13.參考答案: PROCESS為一無限循環(huán)語句 PROCESS中的順序語句具有明顯的順序/并行運行雙重性進程內(nèi)部只能加載順序語句，但進程本身是并行語句出現(xiàn)