數(shù)字電子技術(shù)實驗指導(dǎo)書樣本

實驗一TTL集成邏輯門電路參數(shù)測試一．預(yù)習(xí)規(guī)定1．預(yù)習(xí)TTL與非門關(guān)于內(nèi)容，閱讀TTL電路使用規(guī)則。2．與非門功耗與工作頻率和外接負(fù)載狀況關(guān)于嗎？為什么？3．測量扇出系數(shù)原理是什么？為什么一種門扇出系數(shù)僅由輸出低電平扇出系書來決定？4．為什么TTL與非門輸入引腳懸空相稱于接高電平？5．TTL門電路閑置輸入端如何解決？二．實驗?zāi)?．掌握TTL集成與非門重要參數(shù)、特性意義及測試辦法。2．學(xué)會TTL門電路邏輯功能測試辦法。三．實驗原理TTL集成與非門是數(shù)字電路中廣泛使用一種邏輯門，本實驗采用4輸入雙與非門74LS20，在一片集成塊內(nèi)具有兩個互相獨(dú)立與非門，每個與非門有四個輸入端。74LS20內(nèi)部邏輯圖及引腳排列如圖1-1(a)、（b）所示。圖1-圖1-1（a）1.與非門邏輯功能與非門邏輯功能是：當(dāng)輸入端有一種或一種以上低電平時，輸出端為高電平；只有輸入端所有為高電平時，輸出端才是低電平。（即有“0”得“1”，全“1”得圖1-1（b） 對與非門進(jìn)行測試時，門輸入端接數(shù)據(jù)開關(guān)，開關(guān)向上為邏輯“1”，向下為邏輯“0”。門輸出端接電平批示器，發(fā)光管亮為邏輯“1”，不亮為邏輯“0”。基本測試辦法是按真值表逐項測試，但有時按真值表逐項進(jìn)行測試似嫌多余，對于有四個輸入端與非門，它有十六個最小項，事實上圖1-1（b）表1-1輸入輸出AnBnCnDnF1F211110111101111011110

2.TTL與非門重要參數(shù)（1）導(dǎo)通電源電流ICCL與截止電源電流ICCH圖1-2（b）圖1-2（a）與非門在不同工作狀態(tài)，電源提供電流是不同，ICCL是指輸出端空載，所有輸入端所有懸空，與非門處在導(dǎo)通狀態(tài)，電源提供器件電流。ICCH是指輸出端空載，輸入端接地，與非門處在截止?fàn)顟B(tài)，電源提供器件電流。測試電路如圖1-2(a)、（b）所示。普通ICCL>ICCH，圖1-2（b）圖1-2（a）導(dǎo)通功耗：PCCL=ICCLUCC截止功耗：PCCH=ICCHUCC由于ICCL較大，普通手冊中給出功耗是指PCCL。（2）低電平輸入電流IIL與高電平輸入電流IIHIIL是指被測輸入端接地，別的輸入端懸空，流出被測輸入端電流，如圖1-3（a）所示，在多級門電路中它相稱于前級門輸出低電平時，后級向前級門灌入電流，因而它大小關(guān)系到前級門灌電流負(fù)載能力，因而但愿IIL小些。IIH是指被測輸入端接高電平，別的輸入端接地，流入被測輸入端電流，如圖1-3（b）所示，在多級門電路中它相稱于前級門輸出高電平時，前級門拉電流負(fù)載，它大小關(guān)系到前級門拉電流負(fù)載能力，因而但愿IIH小些。由于IIH較小，難以測量，因此普通免于測試此項內(nèi)容。圖1-3(b)圖1-3(a)圖1-3(b)圖1-3(a)圖1-4扇出系數(shù)是指門電路能驅(qū)動同類門個數(shù)，是衡量門電路負(fù)載能力一種參數(shù)，TTL與非門有兩種不同性質(zhì)負(fù)載：灌電流負(fù)載和拉電流負(fù)載，因而有兩種扇出系數(shù)：低電平扇出系數(shù)NOL、高電平扇出系數(shù)NOH。低電平扇出系數(shù)NOL測試電路如圖1-4所示，門輸入端所有懸空，輸出端接灌電流負(fù)載，調(diào)節(jié)RW使IOL增大，UOL隨之增高，當(dāng)UOL達(dá)到UOLM(手冊中規(guī)定低電平規(guī)范值為0.4V)時IOL就是容許灌入最大負(fù)載電流I圖1-4 NOL= NOL大小重要受輸出低電平時，輸出端容許灌入最大負(fù)載電流IOLM限制，如灌入負(fù)載電流超過該值，輸出低電平將明顯升高，以致導(dǎo)致下級門電路誤動作。 高電平扇出系數(shù)NOH普通IIH<<IIL∴NOH>>NOL,故常以NOL作為門扇出系數(shù)。（4）電壓傳播特性與非門輸出電壓UO隨輸入電壓UI而變化曲線UO=f(UI)稱為電壓傳播特性，如圖1-5所示。它是門電路重要特性之一，通過它可以懂得與非門某些重要參數(shù)，如輸出高電平UOH、輸出低電平UOL、關(guān)門電平UoFF、開門電平UoN、閥值電平UT及抗干擾容限UNL、UNH等。電壓傳遞特性測試辦法諸多，最簡樸辦法是逐點(diǎn)測試法，測試電路如圖1-6所示，調(diào)節(jié)電位器RW，逐點(diǎn)測出輸入電壓UI及輸出電壓Uo，繪成曲線。圖1-圖1-6圖1-5（5）平均傳播延遲時間tpd圖1-7tpd是衡量門電路開關(guān)速度參數(shù)，是指輸出波形邊沿0.5Um點(diǎn)相對于輸入波形相應(yīng)邊沿0.5Um點(diǎn)時間延遲，如圖1-7所示。門電路導(dǎo)通延遲時間為tpdL,截止延遲時間為tpdH,則平均時間tpd=（tpdL+tpdH）。tpd測試辦法如圖1-8所示，此時與非門作為非門使用，它輸出信號與輸入信號是反相，將三個門（奇數(shù)個門）首尾相接構(gòu)成一種環(huán)形振蕩器。由分析可知，這個電路振蕩周期T與門平均延遲時間tpd關(guān)系為tpd=，用示波器或頻率計測出振蕩波形uo周期，則可求出tpd值。（需用50～100MHz示波器或頻率計進(jìn)行測量）圖1-7圖1-84輸入雙與非門74LS20重要參數(shù)規(guī)范如表1圖1-8表1-2參數(shù)名稱符號規(guī)范值單位測試條件導(dǎo)通電流ICCL≤14mAUcc=5.5V,輸入端空載，輸出端空載截止電流ICCH≤7mAUcc=5.5V,輸入端接地，輸出端空載低電平輸入電流IIL≤1.8mAUcc=5.5V,被測輸入端接地，其他輸入端懸空，輸出端空載高電平輸入電流IIH≤50μAUcc=5.5V,被測輸入端UIH=2.4V，其他輸入端接地，輸出端空載輸出高電平UOH≥2.4VUcc=5.5V,被測輸入端UIL=0.8V，其他輸入端懸空，輸出端IOH=400μA輸出低電平UOL≤0.4VUcc=4.5V,輸入端UOH=2.0V，輸出端IOL=12.8mA扇出系數(shù)NO≥8同UOH和UOL平均傳遞延遲時間tpd30nsUcc=5V,輸入端輸入信號UIN=3V，f=2MHz，tv、tf=10～15ns3．TTL集成電路使用注意事項（以TTL與非門為例）（1）接插集成塊時，要認(rèn)清定位標(biāo)記，不得插反。（2）電源電壓使用范疇+4.5V～+5.5V之間，實驗中規(guī)定使用UCC=+5V。電源絕對不容許接錯。（3）閑置輸入端解決辦法：(a)懸空，相稱于正邏輯“1”，對普通小規(guī)模電路輸入端，實驗時容許懸空解決，但是輸入端懸空，易受外界干擾，破壞電路邏輯功能，對于中規(guī)模以上電路或較復(fù)雜電路，不容許懸空。(b)直接接入UCC或串入一恰當(dāng)阻值電阻（1～10KΩ）接入UCC。(c)若前級驅(qū)動能力容許，可以與有用輸入端并聯(lián)使用。（4）輸出端不容許直接接+5V電源或直接接地，否則將導(dǎo)致器件損壞。（5）除集電極開路輸出器件和三態(tài)輸出器件外，不容許幾種TTL器件輸出端并聯(lián)使用，否則不但會使電路邏輯功能混亂，并會導(dǎo)致器件損壞。四．實驗設(shè)備與器件1．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．示波器3．直流電壓表、毫安表4．4輸入雙與非門74LS20×2五．實驗內(nèi)容實驗前仔細(xì)檢查集成塊標(biāo)志和在實驗臺上位置，特別是電源極性不得接反。1．驗證TTL集成與非門74LS20邏輯功能取任一種與非門連接實驗電路，按其管腳排列圖接線，輸入端1、2、4、5分別接數(shù)據(jù)開關(guān)A、B、C、D，輸出端6接電平批示器及數(shù)字電壓表。變化輸入端A、B、C、D邏輯電平，逐個測試集成塊中兩個門，測試成果記入表1-1中。2．74LS20重要參數(shù)測試（1）導(dǎo)通電源電流ICCL和截止電源電流ICCH按圖1-2（a）、（b）電路接線，把毫安表接在5伏電源和14引腳之間，注意電流表量程，將測試成果記入表1-2中。（2）低電平輸入電流IIL按圖1-3（a）接線，測試成果記入表1-2中。（3）扇出系數(shù)NO按圖1-4電路接線，把毫安表接在電位器和6引腳之間，注意電流表量程，電壓表接在第6腳和接地之間，注意電壓表量程。調(diào)節(jié)電位器，使電壓表數(shù)字慢慢從低到高，當(dāng)電壓表數(shù)字到達(dá)0.4伏，測量此時IOLM，計算NO，記入表1-2中。表1-2ICCL(mA)ICCH(mA)IIL(uA)IOL(mA)NO=Tpd=(ns)（4）電壓傳播特性按圖1-5電路接線，把電壓表接在電位器和第1引腳與地之間，注意電壓表量程，將另一種電壓表接在第6引腳和地之間，注意電壓表量程，調(diào)節(jié)電位器，使輸入電壓表數(shù)字慢慢從低到高，逐點(diǎn)測量UI和UO相應(yīng)值，記入表1-3中。（5）平均傳播延遲時間tpd按電路圖1-5接線，將示波器掃描速度調(diào)究竟，處在最大速度，觀測門電路輸出腳波形，并測量波形周期。觀測不到波形時可以將示波器“掃描速度倍程開關(guān)”壓下或拉出。表1-3UI(V)00.20.40.60.80.91.01.21.62.02.43.0…Uo(V)六．實驗報告1．記錄和整頓實驗成果。2．把測得74LS20與非門各參數(shù)與它規(guī)范值進(jìn)行比較。3．畫出實測電壓傳播特性曲線，并從中讀出各關(guān)于參數(shù)值。實驗二CMOS集成邏輯門參數(shù)測定 一．預(yù)習(xí)規(guī)定1．預(yù)習(xí)CMOS與非門關(guān)于內(nèi)容，閱讀CMOS使用規(guī)則。2．列出各實驗內(nèi)容測試表格。3．比較CMOS組件與TTL組件有哪些特點(diǎn)？在什么場合下選用CMOS組件？4．CMOS組件電源電壓變化對其工作性能有何影響？5．CMOS組件對輸入信號有什么規(guī)定？6．CMOS與非門閑置輸入端應(yīng)如何解決？二．實驗?zāi)?．理解CMOS集成門電路基本性能和用法。2．學(xué)習(xí)CMOS集成門電路重要參數(shù)測試辦法。三．實驗原理CMOS邏輯門電路由NMOS和PMOS管構(gòu)成。它具備功耗低、電源電壓范疇廣、輸出邏輯電平擺幅大、噪聲容限高、輸入阻抗高、制造工藝簡樸、可靠性高等長處。本實驗所用CMOS與非門型號為CD4011，是2輸入四與非門。其內(nèi)部邏輯圖及引腳排列如圖2-1（a）、（b）所示。圖2-1(b)圖2-1(b)圖2-1(a)1．CMOS與非門邏輯功能盡管CMOS與非門內(nèi)部電路構(gòu)造與TTL與非門不同，但它們邏輯功能是完全同樣。2．CMOS與非門重要參數(shù)CMOS與非門重要參數(shù)定義及測試辦法與TTL相仿，簡述如下：（1）靜態(tài)功耗PD導(dǎo)通功耗PDL=IDLUDD截止功耗PDH=IDHUDD測試電路如圖2-2（a）、（b）所示。CMOS電路靜態(tài)功耗非常低，普通為微瓦數(shù)量級。圖2-2(b)圖2-2(b)圖2-2(a)（2）輸出高、低電壓UOH和UOL圖2-3(a)圖2-3(b)輸出高、低電平普通是指在輸出端不帶任何負(fù)載狀況下測量。當(dāng)輸入端所有接高電平時，測得輸出電平就是UOL（≈0V）；當(dāng)輸入端有一種為低電平時，相應(yīng)輸出端測得輸出電平就是UOH（≈U圖2-3(a)圖2-3(b)（3）拉電流和灌電流負(fù)載能力（a）圖2-3（a）所示電路中，輸入端接低電平，輸出端接拉電流負(fù)載RL，調(diào)節(jié)RL，當(dāng)UOH下降到11.5V時所相應(yīng)負(fù)載電流即為容許拉電流IOH。圖中RO=1K是采樣電阻，只要測出RO上電壓URO，即可求得：IOH=URO/RO（b）圖2-3（b）所示電路中，輸入端接高電平，輸出端接灌電流負(fù)載RL，調(diào)節(jié)RL，當(dāng)UOL上升到0.5V時所相應(yīng)負(fù)載電流即為IOL。此時：IOL=URO/RO（4）電壓傳播特性CMOS門電路電壓傳播特性測量辦法類似于TTL門電路。圖2-4為逐點(diǎn)測量電壓傳播特性實驗電路。（5）平均傳播延遲時間tpd圖2-4由于CMOS電路平均傳播延遲時間遠(yuǎn)不不大于TTL，因此普通可以用示波器直接進(jìn)行測量，圖2-5（a）為測量電路，輸入f≥100KHz方波信號，通過隔離門Ⅰ和延遲電容C加到被測門Ⅱ輸入端，門Ⅱ輸入、輸出波形同步送到雙蹤示波器YA、YB輸入端，由示波器可直接讀出tpdL、tpdH，如圖2圖2-4tpd=（tpdL+tpdH）/2CMOS與非門CD4011重要參數(shù)規(guī)范（UDD=10V）圖2-5(b)圖2-5(a)圖2-5(a)圖2-5(b)圖2-5(a)圖2-5(a)圖2-5(a)b．輸出低電平0.1Vc．輸出高電平9.5Vd．輸出驅(qū)動電流IOL300＞μbAIOH＞300μAe．最大容許電壓18Vf．最小容許電壓3Vg．輸出延遲時間tPH300~150nstPL300~150nsh．輸入電容5PF圖2-5(a)圖2-5(a)（1）UDD接電源正極，USS接電源負(fù)極（普通接地），電源絕對不容許反接。（2）電源電壓使用范疇+3V~+18V，實驗中普通規(guī)定使用+12V或+5V電源。工作在不同電源電壓下器件，其輸出阻抗、工作速度和功耗也會不同，在設(shè)計、使用中應(yīng)引起注意。（3）器件輸入信號Ui，規(guī)定在USS<Ui<UDD范疇內(nèi)。 （4）閑置輸入端一律不準(zhǔn)懸空，輸入端懸空不但會導(dǎo)致邏輯混亂，并且容易損壞器件。閑置輸入端解決辦法：（a）按照邏輯規(guī)定，直接接UDD或USS。（b）工作速度不高電路中，容許與有用輸入端并聯(lián)使用。（5）輸出端不容許直接與UDD或USS連接，否則將導(dǎo)致器件損壞。（6）除三態(tài)器件外，普通不容許幾種器件輸出端并接使用。為了增長驅(qū)動能力，容許把同一芯片上電路并聯(lián)使用，此時器件輸入端與輸出端均相應(yīng)連接。（7）電烙鐵和測試儀器外殼必要良好接地。（8）若信號源與CMOS器件使用兩組電源供電，應(yīng)先開CMOS電源，并最后關(guān)閉CMOS電源。四．實驗設(shè)備及器件1．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．示波器3．直流電壓表、毫安表4．?dāng)?shù)字直流毫安表5．CMOS2輸入四與非門CD4011×1五．實驗內(nèi)容取UDD=+12V，USS接地。按CMOS集成電路使用規(guī)則接線及操作。1．驗證CD4011邏輯功能參照實驗一關(guān)于某些，記錄測試成果。2．測量靜態(tài)功耗PO按圖2-2（a）接線，測量IOL，計算POL，記錄之。按圖2-2（b）接線，測量IOH，計算POH，記錄之。3．測量輸出高電平UOH及輸出低電平UOL。4．測量拉電流負(fù)載能力IOH及灌電流負(fù)載能力IOL。按圖2-3（a）接線，測量URO，計算IOH，記錄之。按圖2-3（b）接線，測量URO，計算IOL，記錄之。5．測量電壓傳播特性（1）取UDD=12V逐點(diǎn)測量電壓傳播特性，并從中讀出關(guān)于參數(shù)值，記錄之。（2）取UDD=5V重復(fù)上面（1）內(nèi)容。6．測量平均傳播延遲時間tpd按圖2-5接線，取方波信號，頻率不不大于100KHz，測量tpdL和tpdH，計算tpd。六．實驗報告1．整頓實驗數(shù)據(jù)，繪出實驗曲線和波形。2．比較CMOS和TTL與非門參數(shù)，并總結(jié)電路特點(diǎn)。3．比較CMOS和TTL與非門電壓傳播特性，分析它們特點(diǎn)。

實驗三TTL集電極開路門與三態(tài)門應(yīng)用一．預(yù)習(xí)規(guī)定1．復(fù)習(xí)TTL集電極開路門和三態(tài)輸出門工作原理。2．計算實驗中各RL阻值，并從中擬定實驗所用RL值（選標(biāo)稱值）。3．在使用總線傳播時，總線上能不能同步接有OC門與三態(tài)輸出門？為什么4．畫出二．實驗?zāi)?．掌握TTL集電極開路門邏輯功能測試辦法及其應(yīng)用。2．理解TTL集電極開路門電路負(fù)載電阻RL參數(shù)測試辦法及其對集電極開路門影響。3．掌握TTL三態(tài)輸出門（TSL）邏輯功能及應(yīng)用。三．實驗原理數(shù)字系統(tǒng)中有時需要把兩個或兩個以上集成邏輯門輸出端直接并聯(lián)在一起完畢一定邏輯功能。對于普通TTL門電路，由于輸出端采用了推拉式輸出電路，無論輸出是高電平還是低電平，輸出阻抗都很低。因而，普通不容許將它們輸出端并聯(lián)在一起使用。圖3-1(b)圖3-圖3-1(b)圖3-1(a)1．TTL集電極開路門（OC門）本實驗所用OC與非門為2輸入四與非門74LS03，其內(nèi)部邏輯圖及引腳排列如圖3-1(a）、(b)所示。OC與非門輸出管腳V3是懸空，工作時輸出端必要通過一只外接電阻RL和電源相連，以保證輸出電壓符合電路規(guī)定。OC與非門應(yīng)用重要有如下三個方面：（1）運(yùn)用電路“線與”特性以便完畢某些特定邏輯功能。圖3-2所示，將兩個OC與非門輸出端直接并聯(lián)在一起，則它們輸出 ·=·=即把兩個（或兩個以上）OC與非門“線與”可完畢“與或非”邏輯功能。（2）實現(xiàn)多路信息采集，使兩路以上信息共用一種傳播通道（總線）。（3）實現(xiàn)邏輯電平轉(zhuǎn)換，以推動熒光數(shù)碼管、繼電器、MOS器件等各種數(shù)字集成電路。圖3-圖3-3圖3-2OC與非門輸出并聯(lián)應(yīng)用時負(fù)載電阻RL選?。簣D3-3所示電路由n個OC與非門“線與”驅(qū)動有m個輸入端N個TTL與非門，為保證OC與非門輸出電平符合邏輯規(guī)定，負(fù)載電阻RL選取范疇為：RLmax=RLmin=式中：IOH——OC門輸出管截止時(輸出高電平UOH)漏電流（約50μA）ILM——OC門輸出低電平UOL時，，容許最大灌入負(fù)載電流（約20mA）IIH——負(fù)載門高電平輸入電流（<50μA）IIH——負(fù)載門低電平輸入電流（<1.6mA）EO——RL外接電源電壓n——OC門個數(shù)N——負(fù)載門個數(shù)m——接入電路負(fù)載門輸入端總個數(shù)RL值須不大于RLmax，否則UOH將下降，RL值須不不大于RLmin，否則UOH將上升，又由于RL大小會影響輸出波形邊沿時間，在工作速度較高時，RL值應(yīng)盡量選用接近RLmin。除了OC與非門外，尚有其他類型OC器件，RL選用辦法也與此類同。2．TTL三態(tài)輸出門（TSL門）TTL三態(tài)輸出門是一種特殊門電路，它與普通TTL門電路構(gòu)造不同，它輸出端除了普通高電平、低電平兩種狀態(tài)外（這兩種狀態(tài)均為低阻狀態(tài)），尚有第三種輸出狀態(tài)——高阻狀態(tài)，處在高阻狀態(tài)時，電路與負(fù)載之間相稱于開路。圖3-4是三態(tài)輸出四總線緩沖器邏輯符L號，它有一種控制端（又稱禁止端或使能端）,=0為正常工作狀態(tài)，實現(xiàn)Y=A邏輯功能；=1為禁止?fàn)顟B(tài)，輸出Y呈現(xiàn)高阻狀態(tài)。這種在控制端加低電平時電路才干正常工作工作方式稱低電平使能。圖3-5圖3-4三態(tài)輸出門按邏輯功能及控制方式分為各種不同類型，在實驗中所用三態(tài)門型號是74LS125（三態(tài)輸出四總線緩沖器），其引腳排列見圖3-5，圖3-5圖3-4表3-1輸入輸出AYO001110高阻態(tài)1圖3-6三態(tài)電路重要用途之一是實現(xiàn)總線傳播，即用一種傳播通道（稱總線），以選通方式傳遞多路信息。如圖3-6所示，電路把若干個三態(tài)TTL電路輸出端直接連接在一起構(gòu)成三態(tài)門總線，規(guī)定只有需要傳播信息三態(tài)控制端處在使能態(tài)（=0），別的各門均處在禁止?fàn)顟B(tài)（=1）。由于三態(tài)門輸出電路構(gòu)造與普通TTL電路相似，顯然，若同步有兩個或兩個以上三態(tài)門控制端處在使能態(tài)，將浮現(xiàn)與普通TTL“線與”運(yùn)用時同樣問題，因而是絕對不容許。圖3-6四．實驗設(shè)備與器件1．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．示波器3．直流電壓表4．74LS03×174LS125×1 74LS04×1五．實驗內(nèi)容1．TTL集電極開路與非門74LS03負(fù)載電阻RL擬定。圖3-7用兩個集電極開路與非門“線與”驅(qū)動一種TTL非門（74LS04六非門引腳排列如圖3-7所示）。負(fù)載電阻由一種200Ω和一種20K電位器串接而成，取EO=5V，UOH=3.5V，UOL=0.3V，按圖3-8連接實驗電路。接通電源，用數(shù)據(jù)開關(guān)變化兩個OC門輸入狀態(tài)，先使OC門“線與”輸出高電平，調(diào)節(jié)RW，使UOH=3.5V，測得此時RL即為RLmax，再使電路輸出低電平，調(diào)節(jié)RW使UOL=0.3V，測得此時RL即為RLmin圖3-72．集電極開路門應(yīng)用 （1）用OC門實現(xiàn)++ 實驗時輸入變量容許用原變量和反變量，外接負(fù)載電阻值RL自取適當(dāng)值。 （2）用OC門實現(xiàn)異或邏輯。（3）用OC電路作TTL電路驅(qū)動CMOS電路接口電路，實現(xiàn)電平轉(zhuǎn)換。實驗電路如圖3-9所示。圖3-8圖3-8(b)在電路輸入端加1KHz方波信號，用示波器觀測A、B、C各點(diǎn)電壓波形幅值變化。3.三態(tài)輸出門（1）測試74LS125三態(tài)輸出門邏輯功能圖3-9三態(tài)門輸入端接數(shù)據(jù)開關(guān)，控制端接單脈沖源，輸出端接電平批示器。逐個測試集成塊中四個門邏輯功能，記入表3-2圖3-9表3-2輸入輸出A001101圖3-圖3-10（2）三態(tài)輸出門應(yīng)用將四個三態(tài)輸出緩沖器按圖3-10接線，輸入端按圖示加輸入信號，控制端接數(shù)據(jù)開關(guān)，輸出端接電平批示器，先使四個三態(tài)門控制端均為高電平“1”，即處在禁止?fàn)顟B(tài)，方可接通電源，然后輪流使其中一種門控制端接低電平“0”，觀測總線邏輯狀態(tài)，注意，應(yīng)先使工作三態(tài)門轉(zhuǎn)換為禁止?fàn)顟B(tài)，再讓另一種門開始傳遞數(shù)據(jù)，記錄實驗成果。六．實驗報告1．畫出實驗電路圖，標(biāo)明外接元件值。2．整頓分析實驗成果，總結(jié)集電極開路門和三態(tài)輸出門優(yōu)缺陷。

實驗四加法器一．預(yù)習(xí)規(guī)定1．復(fù)習(xí)關(guān)于加法器內(nèi)容。2．能否用其她邏輯門實現(xiàn)半加器和全加器？二．實驗?zāi)?．掌握TTL半加器和全加器邏輯功能測試辦法及其應(yīng)用。2．掌握TTL中規(guī)模集成電路74LS183邏輯功能測試辦法及其應(yīng)用。3．用中規(guī)模集成全加器74LS183構(gòu)成三位并行加法電路。三．實驗原理 在數(shù)字系統(tǒng)中，經(jīng)常需要進(jìn)行算術(shù)運(yùn)算，邏輯操作及數(shù)字大小比較等操作，實現(xiàn)這些運(yùn)算功能電路是加法器。加法器是一種組合邏輯電路，重要功能是實現(xiàn)二進(jìn)制數(shù)算術(shù)加法運(yùn)算。 半加器完畢兩個一位二進(jìn)制數(shù)相加，而不考慮由低位來進(jìn)位。其邏輯表達(dá)式為 邏輯符號如圖4-1所示，An、Bn為輸入端，Sn為本位和數(shù)輸出端，Cn為向高位進(jìn)位輸出端。圖4-2為用與門和異或門實現(xiàn)加法器電路圖。圖4-2圖4圖4-2圖4-1全加器是帶有進(jìn)位二進(jìn)制加法器，其邏輯表達(dá)式為 ==邏輯符號如圖4-3所示，它有三個輸入端An、Bn、Cn-1，Cn-1為低位來進(jìn)位輸入端，兩個輸出端為Sn、Cn。實現(xiàn)全加器邏輯功能方案有各種，圖4-4為用與門、異或門及或門構(gòu)成全加器。圖4-4圖4-3中規(guī)模集成電路雙全加器74LS183內(nèi)部邏輯圖及引腳排列如圖4-圖4-4圖4-3圖4-6圖4-5(b)圖4-5(a)實現(xiàn)多位二進(jìn)制數(shù)相加有諸各種形式電路，其中比較簡樸一種電路是采用并行相加，逐位進(jìn)位方式。圖4-6所示是三位并行加法電路，能進(jìn)行兩個三位二進(jìn)制數(shù)A2、A1、A0和B2、B1圖4-6圖4-5(b)圖4-5(a)74LS08、74LS32、74LS86引腳排列相似，故只給出了74LS08引腳圖，如圖4-7所示。圖4-7圖4-圖4-7圖4-81．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．2輸入四與門74LS082輸入四或門74LS322輸入四異或門74LS86雙全加器74LS183五．實驗內(nèi)容1．分別檢查74LS08、74LS32、74LS86邏輯功能。2．用74LS08和74LS86構(gòu)成半加器實驗。參照圖4-8連接實驗電路，按表4-1變化輸入端狀態(tài)，測試半加器邏輯功能，記錄之。表4-1輸入輸出A0B0S0C0000110113．用74LS08、74LS86及74LS32構(gòu)成一位全加器。參照圖4-4連接實驗電路，按表4-2變化輸入端狀態(tài)，測試全加器邏輯功能，記錄之。表4-2AnBnCn-1SnCn0000010100111001011101114．集成全加器74LS183邏輯功能測試輸入端接數(shù)據(jù)開關(guān)，輸出端接電平批示器，逐個測試兩個全加器邏輯功能，記錄之。5．三位加法電路參照圖4-9構(gòu)成三位加法電路，按表4-3變化三位加數(shù)和被加數(shù)，記錄相加成果。表4-3加數(shù)被加數(shù)相加結(jié)果A2A1A0B2B1B0C2S2S1S0011010011100101110111111六．實驗報告1．整頓半加器、全加器實驗成果，總結(jié)邏輯功能。圖4圖4-92圖4-圖4-93．討論三位加法電路實驗成果對的性。圖4圖4-9圖4-9圖4-9圖4-9

實驗五數(shù)據(jù)選取器一．預(yù)習(xí)規(guī)定1．74LS153雙四選一數(shù)據(jù)選取器，74LS151八選一數(shù)據(jù)選取器用途有哪些？2．設(shè)計用四選一實現(xiàn)，畫出接線圖，列測試表格。3．設(shè)計用八選一數(shù)據(jù)選取器實現(xiàn)三人表決電路。畫出接線圖及測試表格。4．設(shè)計用八選一實現(xiàn)，畫出接線圖，列測試表格。二．實驗?zāi)?．學(xué)會中規(guī)模集成數(shù)據(jù)選取器邏輯功能測試辦法。2．學(xué)會使用中規(guī)模集成電路，用數(shù)據(jù)選取器設(shè)計組合邏輯電路辦法。三．實驗原理數(shù)據(jù)選取器是慣用組合邏輯部件之一。它由組合邏輯電路對數(shù)字信號進(jìn)行控制來完畢較復(fù)雜邏輯功能。她有若干個數(shù)據(jù)輸入端D0、D1、…，若干個控制輸入端A0、A1、…和一種輸出端Y0。在控制輸入端加上恰當(dāng)信號，即可從各種數(shù)據(jù)輸入源中將所需數(shù)據(jù)信號選取出來，送到輸出端。使用時也可以在控制輸入端加上一組二進(jìn)制編碼程序信號，使電路按規(guī)定輸出一串信號，因此它也是一種可編程序邏輯部件。中規(guī)模集成芯片74LS153為雙四選一數(shù)據(jù)選取器，其引腳排列見圖5-1，邏輯功能表見表5-1。其中D0、D1、D2、D3為四個數(shù)據(jù)輸入端，Y為輸出端，A1、A2為控制輸入端。當(dāng)1（=2）=1時電路不工作，此時無論A1、A2處在什么狀態(tài)，輸出Y總為零，當(dāng)1（=2）=0時，電路正常工作，被選取數(shù)據(jù)送到輸出端，如A1A0=01，則選中數(shù)據(jù)D1輸出。圖5-2圖5圖5-2圖5-1表5-1輸入輸出A1A0Y1**0000D0001D1010D2011D3當(dāng)=0時，74LS153邏輯表達(dá)式為 中規(guī)模集成芯片74LS151為八選一數(shù)據(jù)選取器，其引腳排列見圖5-2，邏輯功能表見表5-2。邏輯表達(dá)式為表5-2輸入輸出A2AY1***010000D00001D10010D20011D30100D40101D50110D60111D7 數(shù)據(jù)選取器是一種通用性很強(qiáng)中規(guī)模集成電路，除了能傳遞數(shù)據(jù)外，還可用它設(shè)計成數(shù)碼比較器、變并行碼為串行碼及構(gòu)成函數(shù)發(fā)生器。本實驗內(nèi)容為用數(shù)據(jù)選取器設(shè)計函數(shù)發(fā)生器。用數(shù)據(jù)選取器可以產(chǎn)生任意組合邏輯函數(shù)，因而用數(shù)據(jù)選取器構(gòu)成函數(shù)發(fā)生器辦法簡便，線路簡樸。應(yīng)當(dāng)指出，數(shù)據(jù)選取器實現(xiàn)邏輯函數(shù)時，規(guī)定邏輯函數(shù)式變換成最小項表達(dá)式，因而，對函數(shù)化簡是沒故意義。例：用八選一數(shù)據(jù)選取器實現(xiàn)邏輯函數(shù)寫出F最小項表達(dá)式先將函數(shù)F輸入變量A、B、C加到八選一地址端A2、A1、A0，再將上述最小項表達(dá)式與八選一邏輯表達(dá)式進(jìn)行比較（或用兩者卡諾圖進(jìn)行比較）不難得出圖5-3D0=D1=D2=D圖5-3D3=D5=D6=D7=1圖5-3為八選一數(shù)據(jù)選取器實現(xiàn)函數(shù)F=AB+BC+CA邏輯圖。四．實驗設(shè)備及器件1．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．雙四選一數(shù)據(jù)選取器74LS153八選一數(shù)據(jù)選取器74LS151五．實驗內(nèi)容1．測試74LS153雙四選一數(shù)據(jù)選取器邏輯功能地址端、數(shù)據(jù)輸入端、使能端接數(shù)據(jù)開關(guān)，輸出接電平批示器。按表5-1逐項進(jìn)行功能驗證。2．用74LS153實現(xiàn)下列函數(shù)（1）構(gòu)成全加器全加器和數(shù)Sn及向高位進(jìn)位數(shù)Cn邏輯方程為==圖5-4為用74LS153實現(xiàn)全加器接線圖，按圖連接實驗電路，測試全加器邏輯功能，記錄之。（2）構(gòu)成函數(shù)圖5-4圖5-4按表5-2逐項進(jìn)行功能驗證。4．用74LS151實現(xiàn)下列函數(shù)（1）三人表決電路按圖5-3接線并測試邏輯功能。（2）按自己設(shè)計電路進(jìn)行實驗。六．實驗報告 1．總結(jié)74LS153和74LS151邏輯功能2．總結(jié)用數(shù)據(jù)選取器構(gòu)成全加器長處，并與實驗四進(jìn)行比較。3．論證自己設(shè)計各邏輯電路對的性及優(yōu)缺陷。

實驗六觸發(fā)器一．預(yù)習(xí)規(guī)定1．復(fù)習(xí)關(guān)于觸發(fā)器關(guān)于內(nèi)容。2．列出各觸發(fā)器功能測試表格。3．JK觸發(fā)器和D觸發(fā)器在實現(xiàn)正常邏輯功能時，、應(yīng)處在什么狀態(tài)？4．觸發(fā)器時鐘脈沖輸入為什么不能用邏輯開關(guān)作脈沖源，而要用單次脈沖源或持續(xù)脈沖源？二．實驗?zāi)?．學(xué)會如何測試基本RS觸發(fā)器，JK觸發(fā)器，D觸發(fā)器，T觸發(fā)器邏輯功能。2．學(xué)會各類觸發(fā)器之間邏輯功能互相轉(zhuǎn)換辦法。三．實驗原理 觸發(fā)器是具備記憶功能二進(jìn)制信息存儲器件，是時序邏輯電路基本單元之一。觸發(fā)器按邏輯功能可分為RS、JK、D、T觸發(fā)器；按電路觸發(fā)方式可分為主從型觸發(fā)器和邊沿型觸發(fā)器兩大類。 基本RS觸發(fā)器由兩個“與非”門交叉連接而成，如圖6-1所示。它是無時鐘控制低電平直接觸發(fā)觸發(fā)器；有直接置位、復(fù)位功能，是構(gòu)成各種功能觸發(fā)器最基本單元。基本RS觸發(fā)器也可以用兩個“或非”門構(gòu)成，它是高電平直接觸發(fā)觸發(fā)器。圖6-2圖6圖6-2圖6-1JK觸發(fā)器是一種邏輯功能完善，通用性強(qiáng)集成觸發(fā)器，在構(gòu)造上可分為主從型JK觸發(fā)器和邊沿型JK觸發(fā)器。在產(chǎn)品中應(yīng)用較多是下降邊沿觸發(fā)邊沿型JK觸發(fā)器，其邏輯符號如圖6-2所示。它有三種不同功能輸入端，第一種是直接置位、復(fù)位輸入端，用和表達(dá)。第二種是時鐘脈沖輸入端，用來控制觸發(fā)器觸發(fā)翻轉(zhuǎn)，用CP表達(dá)。第三種是數(shù)據(jù)輸入端，它是觸發(fā)器狀態(tài)更新根據(jù)，用J、K表達(dá)。JK觸發(fā)器狀態(tài)方程為 本實驗采用74LS112型雙JK觸發(fā)器，是下降邊沿觸發(fā)邊沿觸發(fā)器，引腳排列如圖6-3所示，表6-1為其功能表。 D觸發(fā)器是另一種使用廣泛觸發(fā)器，它基本構(gòu)造多為維阻型，其邏輯符號如圖6-4所示。D觸發(fā)器是在CP脈沖上升沿觸發(fā)翻轉(zhuǎn)，觸發(fā)器狀態(tài)取決于CP脈沖到來之前D端狀態(tài)，狀態(tài)方程為： 圖6-4圖6-3圖6-4圖6-3圖6-3輸入輸出01***1010***0100***不定態(tài)不定態(tài)1100110010110101111111**圖6-5本實驗采用74LS74型雙D觸發(fā)器，是上升邊沿觸發(fā)邊沿觸發(fā)器，引腳排列如圖6-5所示，表6-圖6-5圖6-5圖6-5 在CP脈沖作用下，當(dāng)T=0時，，當(dāng)T=1時，，工作在T=1時JK觸發(fā)器稱為觸發(fā)器，即每來一種CP脈沖，觸發(fā)器便翻轉(zhuǎn)一次。同樣，若把D觸發(fā)器端和D端相連，便轉(zhuǎn)換成觸發(fā)器。T和觸發(fā)器廣泛應(yīng)用于計算電路中。值得注意是轉(zhuǎn)換后觸發(fā)器其觸發(fā)方式仍不變。表6-2輸入輸出CPD01**1010**0100**不定態(tài)不定態(tài)111101100111*四．實驗儀器與器件 1．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．示波器 3．雙JK觸發(fā)器74LS112×1雙D觸發(fā)器74LS74×1 2輸入四與非門74LS00五．實驗內(nèi)容1．測試基本RS觸發(fā)器邏輯功能取一種74LS00集成器件，按圖6-1電路接線，74LS001腳接數(shù)據(jù)開關(guān)，作為R端。5腳接數(shù)據(jù)開關(guān)，作為S端。3腳接邏輯電平批示器，作為Q非端。6腳接邏輯電平批示器，作為Q端。2腳、6腳連在一起，3腳、4腳接在一起。實驗數(shù)據(jù)記入表6-3。表6-3Q110101101011002．測試雙JK觸發(fā)器74LS112邏輯功能（1）測試、復(fù)位、置位功能任取一只JK觸發(fā)器，、、J、K端接數(shù)據(jù)開關(guān)，CP端接單次脈沖源，Q、端接電平批示器，按表6.3規(guī)定變化、（J、K、CP處在任意狀態(tài)），并在=0（=1）或=0（=1）作用期間任意變化J、K及CP狀態(tài)，記錄之。（2）測試JK觸發(fā)器邏輯功能按表6-4規(guī)定變化J、K、CP端狀態(tài)，觀測Q、狀態(tài)變化，觀測觸發(fā)器狀態(tài)更新與否發(fā)生在CP脈沖下降沿（即CP由10），記錄之。表6-4JKCPQn+1Qn=0Qn=1000→11→0010→11→0100→11→0110→11→0（3）將JK觸發(fā)器J、K端連在一起，構(gòu)成T觸發(fā)器。CP端輸入1Hz持續(xù)脈沖，用電平批示器觀測Q端變化狀況。CP端輸入1KHz持續(xù)脈沖，用雙蹤示波器觀測CP、Q、波形，注意相位和時間關(guān)系，描繪之。3．測試雙D觸發(fā)器74LS74邏輯功能（1）測試74LS74復(fù)位功能和置位功能，測試辦法同實驗內(nèi)容二。（2）測試74LS74邏輯功能。按表6-5規(guī)定進(jìn)行測試，并觀測觸發(fā)器狀態(tài)更新時與否發(fā)生在CP脈沖上升沿（即由0→1），將實驗數(shù)據(jù)記入表6-5。表6-5DCPQn+1Qn=0Qn=100→11→010→11→0（3）將D觸發(fā)器端與Q端相連接，構(gòu)成觸發(fā)器。測試邏輯功能，測試辦法同實驗內(nèi)容（2），記錄之。（4）用JK觸發(fā)器將時鐘脈沖轉(zhuǎn)換成兩相時鐘脈沖。實驗電路如圖6-6，輸入端CP接1KHz脈沖源，輸出端QA、QB接示波器，觀測CP、QA、QB波形，描繪之。圖6圖6-6六．實驗報告1．列表整頓各類型觸發(fā)器邏輯功能。2．總結(jié)JK觸發(fā)器74LS112和D觸發(fā)器74LS74特點(diǎn)。3．畫出JK觸發(fā)器作為觸發(fā)器時，它、、端波形圖，討論它們之間相位和時間關(guān)系。

實驗七計數(shù)器一．預(yù)習(xí)規(guī)定1．復(fù)習(xí)關(guān)于計數(shù)器某些內(nèi)容。2．?dāng)M出實驗中所需測試表格。3．畫出用兩片74LS192構(gòu)成兩位十進(jìn)制減法計數(shù)器電路圖。4．畫出用74LS192及74LS00構(gòu)成六進(jìn)制加法計數(shù)器電路圖。二．實驗?zāi)?．學(xué)習(xí)用集成觸發(fā)器構(gòu)成計數(shù)器辦法。2．熟悉中規(guī)模集成十進(jìn)制計數(shù)器邏輯功能及用法。3．學(xué)習(xí)計數(shù)器功能擴(kuò)展。4．理解集成譯碼器及顯示屏應(yīng)用。三．實驗原理 計數(shù)器是一種重要時序邏輯電路，它不但可以計數(shù)，并且用作時控及進(jìn)行數(shù)字運(yùn)算等。按計數(shù)功能計數(shù)器可分為加法、減法和可逆計數(shù)器，按計數(shù)體制可分為二進(jìn)制和任意進(jìn)制計數(shù)器，而任意進(jìn)制計數(shù)器中慣用是十進(jìn)制計數(shù)器。按計數(shù)脈沖引入方式不同又可分為同步和異步計數(shù)器。 1．用D觸發(fā)器構(gòu)成異步二進(jìn)制加法計數(shù)器和減法計數(shù)器圖7-圖7-1 圖7-1是使用四只D觸發(fā)器構(gòu)成四位二進(jìn)制異步加法計數(shù)器，它連接特點(diǎn)是將每只D觸發(fā)器接成T′觸發(fā)器，再由低位觸發(fā)器端和高一位CP端相連接，即構(gòu)成了異步計數(shù)形式。若將圖7-1稍加改動，即將低位觸發(fā)器Q端和高一位CP端相連接，即構(gòu)成了減法計數(shù)器。本實驗采用D觸發(fā)器型號為74LS74A，引腳排列見實驗六。 2．中規(guī)模十進(jìn)制計數(shù)器圖7-2圖7-2 中規(guī)模集成計數(shù)器品種多，功能完善，普通具備預(yù)置、保持、計數(shù)等各種功能。74LS192同步十進(jìn)制可逆計數(shù)器具備雙時鐘輸入，可執(zhí)行十進(jìn)制加法和減法計數(shù)，并具備清除、置數(shù)等功能，引腳排列如圖7-2所示。其中—置數(shù)端；CPU—加計數(shù)端；CPD—減計數(shù)端；—非同步進(jìn)位輸出端；—非同步借位輸出端；QA、QB、QC、QD—計數(shù)器輸出端；DA、DB、DC、DD—數(shù)據(jù)輸出端；CR—清除端。圖7-2圖7-2表7-1為74LS192功能表，闡明如下：當(dāng)清除端為高電平“1” 當(dāng)CR為低電平，置數(shù)端為低電平時，數(shù)據(jù)直接從置數(shù)端DA、DB、DC、DD置入計數(shù)器。 當(dāng)CR為低電平，置數(shù)端為高電平時，執(zhí)行計數(shù)功能。執(zhí)行加計數(shù)時，減計數(shù)端CPD接高電平，計數(shù)脈沖由加計數(shù)端CPU輸入，在計數(shù)脈沖上升沿進(jìn)行8421編碼十進(jìn)制加法計數(shù)。執(zhí)行減計數(shù)時，加計數(shù)端CPU接高電平，計數(shù)脈沖由減計數(shù)端CPD輸入，在計數(shù)脈沖上升沿進(jìn)行8421編碼十進(jìn)制減法計數(shù)。表7-2為8421碼十進(jìn)制加、減計數(shù)器狀態(tài)轉(zhuǎn)換表。表7-1輸入輸出CRCPUCPDDDDCDBDAQDQCQBQA1*******000000**dcbadcba011****加計數(shù)狀態(tài)011****減計數(shù)狀態(tài) 3．計數(shù)器級聯(lián)使用 一只十進(jìn)制計數(shù)器只能表達(dá)0-9十個數(shù)，在實際應(yīng)用中要計數(shù)往往很大，一位數(shù)是不夠，解決辦法是把幾種十進(jìn)制計數(shù)器級聯(lián)使用，即擴(kuò)大計數(shù)范疇。如圖7-3所示為兩只74LS192構(gòu)成計數(shù)級聯(lián)電路圖，連接特點(diǎn)是，低位計數(shù)器CPU端接計數(shù)脈沖，進(jìn)位輸出端接高一位計數(shù)器CPU端。在加計數(shù)過程中，當(dāng)?shù)臀挥嫈?shù)器輸出端由1001變?yōu)?000時，進(jìn)位輸出端輸出一種上升沿，送到高一位CPU端，使高一位計數(shù)器加1。也就是說低位計數(shù)器每計滿個位十個數(shù)，則高位圖7-3計數(shù)器計一種數(shù)，即十位數(shù)。同理，在減計數(shù)過程中，當(dāng)?shù)臀挥嫈?shù)器輸出端由0000變?yōu)?001時，借位輸出端輸出一種上升沿，送到高一位CPD端，使高一位計數(shù)減1。圖7-3表7-2輸入脈沖數(shù)輸出QDQCQBQA00000100012001030011401005010160110701118100091001 4．實現(xiàn)任意進(jìn)制計數(shù)圖7-4 運(yùn)用中規(guī)模集成計數(shù)器中各控制及置數(shù)端，通過不同外電路連接，使該計數(shù)器成為任意進(jìn)制計數(shù)器。圖7-4是運(yùn)用74LS192置數(shù)端置數(shù)功能構(gòu)成五進(jìn)制加法計數(shù)器原理圖，狀態(tài)轉(zhuǎn)換表如表7-3。它工作過程是：預(yù)先在置數(shù)輸入端輸入所需數(shù),本例為DDDCDBDA=0000。假定該計數(shù)器從0000狀態(tài)開始按8421編碼計數(shù)，當(dāng)輸出狀態(tài)達(dá)到0100后再來一種計數(shù)脈沖，計數(shù)器輸出端先浮現(xiàn)DDDCDBDA=0101，此時與非門輸出立即變?yōu)榈碗娖?，于是四位并行?shù)據(jù)DDDCDBDA=0000被置入計數(shù)器中，即DDDCDBDA=0000，實現(xiàn)了五進(jìn)制計數(shù)，緊接著LD恢復(fù)高電平，為第二次循環(huán)做好準(zhǔn)備。這種辦法缺陷是置數(shù)時間太短即運(yùn)用了一種無狀態(tài)，也許會導(dǎo)致譯碼，顯示某些產(chǎn)生誤動作，此時，應(yīng)采用辦法消除之。圖7-4表7-3計數(shù)脈沖輸出CPQDQCQBQA0000010001200103001140100501015．譯碼及顯示計數(shù)器輸出端狀態(tài)反映了計數(shù)脈沖多少，為了把計數(shù)器輸出顯示為相應(yīng)數(shù)，需要接上譯碼器和顯示屏。計數(shù)器采用碼制不同，譯碼器電路也不同。圖7-5圖7-6二——十進(jìn)制譯碼器用于將二——十進(jìn)制代碼譯成十進(jìn)制數(shù)字，去驅(qū)動十進(jìn)制數(shù)字顯示屏件，顯示0-9十個數(shù)字，由于各種數(shù)字顯示屏件工作方式不同，因而對譯碼器規(guī)定也不同樣，中規(guī)模集成七段譯碼器CD4511用于共陰極顯示屏，可以與磷砷化LED數(shù)碼管BS201或BS202配套使用。4511可以把8421編碼十進(jìn)制數(shù)譯成七段輸出a、b、c、d、e、f、g，用以驅(qū)動共陰極LED。圖7-5為LED七個字段顯示示意圖。圖7-6為計數(shù)、譯碼、顯示構(gòu)造框圖。在實驗臺上已完畢了譯碼CD4511和顯示屏BS202之間連接，實驗時只要將十進(jìn)制計數(shù)器輸出端QA、QB、QC、Q圖7-5圖7-6圖7-6四圖7-61．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．示波器3．雙D觸發(fā)器74LS74×2同步十進(jìn)制可逆計數(shù)器74LS192×22輸入四與非門74LS192×1五．實驗內(nèi)容1．用74LS74構(gòu)成四位二進(jìn)制異步加法計數(shù)器（1）用兩片74LS74，先把D觸發(fā)器接成觸發(fā)器，驗證邏輯功能，待各觸發(fā)器工作正常后，再把它們按圖7-1連接。端接數(shù)據(jù)開關(guān)，最低位CP端接單次脈沖源，輸出端接Q4—Q1接電平批示器。為防止干擾各觸發(fā)器端應(yīng)接某固定高電平（可接+5V電源處）。（2）清零后，由最低位觸發(fā)器CP端逐個送入單次脈沖，觀測并列表記錄Q4—Q1狀態(tài)。（3）將單次脈沖改為頻率為1KHz持續(xù)脈沖，用雙蹤示波器觀測CP、QD、QC、QB、QA波形，描繪之。（4）將圖7-1電路中低位觸發(fā)器Q端和高一位CP端相連接，構(gòu)成減法計數(shù)器，按實驗內(nèi)容（2）、（3）規(guī)定進(jìn)行實驗，觀測并列表記錄QD—QA狀態(tài)。2．測試74LS192邏輯功能計數(shù)脈沖由單次脈沖源提供，清零端CR，置數(shù)端,數(shù)據(jù)輸入端DA,DB,DC,DD分別接數(shù)據(jù)開關(guān)，輸出端QA,QB,QC,QD分別接實驗臺上譯碼相應(yīng)輸入端A,B,C,D及電平批示器，,接電平批示器。按表7-1逐項測試74LS192邏輯功能，判斷此集成塊功能與否正常。（1）清除令CR＝1，其她輸入為任意狀態(tài)，這時QDQCQBQA＝0000，譯碼顯示為0字。清除功能完畢后，置CR＝0。（2）置數(shù)令CR=0,CPU、CPD任意，數(shù)據(jù)輸入端輸入任意一組二進(jìn)制數(shù)DDDCDBDA＝dcba，令＝0，觀測計數(shù)器輸出dcba與否已被置入。預(yù)置完畢后，置=1。（3）加計數(shù)令CR＝0，=CPD＝1，CPU接單次脈沖。清零后由CPU逐個送入10個單次脈沖，觀測QD—QA及狀態(tài)變化及數(shù)碼顯示狀況，觀測輸出狀態(tài)變化與否發(fā)生在CPU上升沿。并用示波器觀測CPU、QA,QB,QC,QD波形。（4）減計數(shù)CR=0，=CPU=1,CPD接單次脈沖。參照（3）進(jìn)行實驗。3．用兩片74LS192構(gòu)成兩位十進(jìn)制加法器。接圖如7-3連接實驗電路。輸入計數(shù)脈沖，進(jìn)行由00—99累加計數(shù)，記錄之。4．將兩位十進(jìn)制加法計數(shù)器改接成兩位十進(jìn)制減法計數(shù)器。實現(xiàn)99-00遞減計數(shù)，記錄之。5．用74LS192及74LS00構(gòu)成六進(jìn)制加法計數(shù)器。按自擬電路連接實驗電路。（1）逐個送入單脈沖，觀測并記錄之。（2）觀測數(shù)碼顯示有否異常顯示，如有，分析產(chǎn)生誤動作因素，并提出解決辦法。六．實驗報告1．整頓實驗成果、繪制數(shù)據(jù)表格。2．總結(jié)用中規(guī)模集成計數(shù)器構(gòu)成任意進(jìn)制計數(shù)器辦法。3．對實驗中異?，F(xiàn)象進(jìn)行分析。

實驗八移位寄存器一．預(yù)習(xí)報告1．復(fù)習(xí)關(guān)于寄成器內(nèi)容。2．查閱74LS74和74LS183引腳排列。3．在對74LS194進(jìn)行送數(shù)后，若要使輸出端改成此外數(shù)碼，與否一定要使寄存器清零？4．使寄存器清零，除采用輸入低電平外，可否采用右移或左移辦法？可否使用并行送數(shù)法？若可行，如何進(jìn)行操作？5．若進(jìn)行循環(huán)左移，圖8-4接線應(yīng)如何改接？二．實驗?zāi)?．學(xué)會中規(guī)模四位雙向移位寄存器邏輯功能測試辦法。2．研究由移位寄存器構(gòu)成環(huán)形計數(shù)器和串行累加器工作原理。三．實驗原理 在數(shù)字系統(tǒng)中能寄存二進(jìn)制信息，并進(jìn)行移位邏輯部件稱為移位寄存器。依照移位寄存信息不同可分為：串入串出、串入并出、并入串出、并入并出四種形式，按移位方向有左移、右移兩種。 本實驗采用四位雙向通用移位寄存器74LS194，引腳排列如圖8-1。DA、DB、DC、DD為并行輸入端；QA、QB、QC、QD為并行輸出端；SR為右移串行輸入端；SL為左移串行輸入端；S1、S0為操作模式控制端；為直接無條件清零端；CP為時鐘輸入端。圖8-1圖8.1 寄存器有四種不同操作模式：①并行寄存；②右移（方向由QA—QD）；③左移（方向由QD—QA）；④保持。S1、S0、作用如表8-圖8-1圖8.1表8-1CPS1S0功能QAQBQCQD*0**清除=0，使QAQBQCQD=0000，寄存器正常工作時，=1111送數(shù)CP上升沿作用后，并行輸入數(shù)據(jù)送入寄存器。QAQBQCQD=DADBDCDD此時串行數(shù)據(jù)（SR、SL）被禁止101右移串行數(shù)據(jù)送至右移輸入端SR，CP上升沿進(jìn)行右移，QAQBQCQD=DSRDADBDC110左移串行數(shù)據(jù)送至左移輸入端SL，CP上升沿進(jìn)行左移，QAQBQCQD=DBDCDDDSL100保持CP作用后寄存器內(nèi)容保持不變QAnQBnQCnQDn=QAQBQCQD1**保持QAQBQCQD=QAnQBnQCnQDn移位寄存器應(yīng)用范疇很廣，可構(gòu)成移位寄存器型計數(shù)器；順序脈沖發(fā)生器和串行累加器，也可用作數(shù)據(jù)轉(zhuǎn)換，即把串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，或把并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)等。本實驗研究移位寄存器用作環(huán)形計數(shù)器和串行累加器狀況。 把移位寄存器輸出端反饋到它串行輸入端，就可以進(jìn)行循環(huán)移位，圖8-2（a）四位寄存器中，把輸出QD和右移串行輸入端SR相連接，設(shè)初始狀態(tài)QAQBQCQD=1000，則在時鐘脈沖作用下QAQBQCQD將依次變?yōu)?100→0010→0001→1000→……，其波形如圖8-2（b）所示。可見它是一種具備四個有效狀態(tài)計數(shù)器，圖8-2（a）電路可以由各個輸出端輸出在時間上有先后順序脈沖，因而也可作為順序脈沖發(fā)生器。圖8-2(a)圖8-2(a)圖8-2(b)圖8-3為累加器原理圖。設(shè)開始時，被加數(shù)A=An-1…A0和加數(shù)B=Bn-1…B0已分別存入n+1位累加和移位寄存器和加數(shù)移位寄存器中。進(jìn)位觸發(fā)器已被清零。當(dāng)?shù)谝环N時鐘脈沖到來之前，全加器各輸入、輸出狀況為An=A0、Bn=B0、Cn-1=0、Sn=A0+B0+0=S0、Cn=C0，當(dāng)?shù)谝环N時鐘脈沖到來之后，S0存入累加和移位寄存器最高位，C0存入進(jìn)位觸發(fā)器D端，且兩個移位寄存器中內(nèi)容都向右移動一位，此時全加器輸出為Sn=A1+B1+C0=S1、Cn=C1，在第二個CP脈沖到來之后，兩個移位寄存器內(nèi)容又右移一位，此時全加器輸出為Sn=A2+B2+0=S2、Cn=C2，如此順序進(jìn)行，到第n+1個時鐘脈沖后，不但原先存入兩個寄存器中數(shù)已所有移出，且A、B兩個數(shù)相加和及最后進(jìn)位Cn-1也被所有存入累加和移位寄存器中。若需繼續(xù)累加，則加數(shù)移位寄存器中需存入新加數(shù)。圖8-圖8-3四．實驗設(shè)備及器件1．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．四位雙向移位寄存器74LS194×2雙D觸發(fā)器74LS74×1雙全加器74LS183×1五．實驗內(nèi)容1．測試四位雙向移位寄存器74LS194邏輯功能取一片74LS194，、S1、S0、SL、SR、DA、DB、DC、DD分別接數(shù)據(jù)開關(guān)，QA、QB、QC、QD接電平批示器，CP接單次脈沖源，按表8.2所規(guī)定輸入狀態(tài)逐項進(jìn)行測試。（1）清除令=0，其他輸入均為任意狀態(tài)，這時寄存器輸出QA、QB、QC、QD均為零。清除功能完畢后，置=1。（2）送數(shù)令=S1=S0=1，送入任意四位二進(jìn)制數(shù)，如DADBDCDD=abcd，加CP脈沖，觀測CP=0，CP由01，由10三種狀況下寄存器輸出狀態(tài)變化，分析寄存器輸出狀態(tài)變化與否發(fā)生在CP脈沖上升沿，記錄之。表8-2清除模式時鐘串行輸入輸出功能總結(jié)S1S0CPSLSRDADBDCDDQAQBQCQD0*********111↑**abcd101↑*0****101↑*1****101↑*0****101↑*0****110↑1*****110↑1*****110↑1*****110↑1*****100↑**abcd（3）右移令=1，S1=0，S0=1，清零，或用并行送數(shù)預(yù)置寄存器輸出，由右移輸入端SR送入二進(jìn)制數(shù)碼如0100，由CP端持續(xù)加四個脈沖，觀測輸出端狀況，記錄之。（4）左移令=1，S1=1，S0=0，清零，或用并行送數(shù)預(yù)置寄存器輸出，由左移輸入端SL送入二進(jìn)制數(shù)碼如1111，由CP端持續(xù)加四個脈沖，觀測輸出端狀況，記錄之。（5）保持寄存器預(yù)置任意四位二進(jìn)制數(shù)碼abcd。令=1，S1=S0=0，加CP脈沖，觀測寄存器輸出狀態(tài)，記錄之。2．寄成器循環(huán)移位將74LS19412腳和2腳連接在一起。用并行置數(shù)法，置入一種二進(jìn)制數(shù)，例如：0100。然后進(jìn)行右移循環(huán)，分四次輸入單脈沖，觀測寄存器輸出端變化，記入表8-3中。表8-3CPQAQBQCQD0010012343．累加運(yùn)算按圖8-4連接實驗電路，、S1、S0接邏輯開關(guān)，CP接單次脈沖源，由于數(shù)據(jù)開關(guān)數(shù)量有限，兩寄存器并行輸入端DA-DD高電平時接數(shù)據(jù)開關(guān)（擲向“1”），低電平時接地，兩寄存器輸出接電平批示器。（1）D觸發(fā)器置零使74LS74端為低電平，再變?yōu)楦唠娖?。?-4CPB寄存器A寄存器QAQBQCQDQAQBQCQD01234（2）送數(shù)令=S1=S0=1，用并行送數(shù)方式把三位加數(shù)（A2A1A0）和被加數(shù)（B2B1B0）分別送入累加和移位寄存器A和加數(shù)移位寄存器B中，然后進(jìn)行右移，實現(xiàn)加法運(yùn)算。持續(xù)輸入四個CP脈沖，觀測兩個寄存器輸出狀態(tài)變化，記入表8六．實驗報告1．分析表8-2實驗成果，總結(jié)移位寄存器74LS194邏輯功能，記入表格。2．依照實驗內(nèi)容2成果，畫出四位環(huán)形計數(shù)器狀態(tài)轉(zhuǎn)換圖及波形圖。3．分析累加器運(yùn)算所得成果對的性。圖8-圖8-4實驗九集成定期器一．預(yù)習(xí)規(guī)定1．列出實驗中規(guī)定數(shù)據(jù)表格。2．單穩(wěn)態(tài)電路輸出脈沖寬度tw不不大于觸發(fā)信號周期將會浮現(xiàn)什么現(xiàn)象？3．依照實驗2所給電路參數(shù)，計算多諧振蕩器t1、t2、T。4．施密特觸發(fā)器實驗中，為使UO為方波，US峰峰值至少為多少？5．如何用示波器觀測施密特觸發(fā)器電壓傳播特性？二．實驗?zāi)?．學(xué)會集成定期器（555電路）邏輯功能測試辦法。2．熟悉集成定期器應(yīng)用：單穩(wěn)態(tài)觸發(fā)器、多諧振蕩器、施密特觸發(fā)器。三．實驗原理 集成定期器是一種模仿、數(shù)字混合型中規(guī)模集成電路，只要外接恰當(dāng)電阻電容等元件，就可以便構(gòu)成單穩(wěn)態(tài)觸發(fā)器、多諧振蕩器和施密特觸發(fā)器等脈沖產(chǎn)生或波形變換電路。定期器有雙極型和CMOS定期器兩大類，構(gòu)造和工作原理基本相似。普通雙極型定期器具備較大驅(qū)動能力，而CMOS定期器則具備功耗低，輸入阻抗高等長處。國產(chǎn)定期器5G1555和國外555類同，可互換使用。圖9-1(a),(b)為集成定期器內(nèi)部邏輯圖及引腳排列，圖9-1(b)圖9圖9-1(b)圖9-1(a)圖9-1(a)表9-1為引腳名。表9-1引腳號12345678引腳名GNDOUTUCTHCtUCC地觸發(fā)端輸出端復(fù)位端外電接壓控端制閾值端放電端電源端集成定期器具有兩個高精度比較器A1、A2，一種基本RS觸發(fā)器及放電晶體管V。比較器參照電壓由三只5KΩ電阻構(gòu)成分壓提供，它們分別使比較器A1同相輸入端和A2反相輸入端電位為UCC和UCC，如果在控制電壓端UC外加控制電壓，就可以以便變化兩個比較器比較電平，若控制電壓端不用時需在該端與地之間接入約0.01uF電容以清除外接干擾，保證參照電壓穩(wěn)定值。比較器A1反相輸入端接高觸發(fā)端VB，比較器A2同相輸入端接低觸發(fā)端，TH和控制兩個比較器工作，而比較器狀態(tài)決定了基本RS觸發(fā)器輸出，基本RS觸發(fā)器輸出一路作為整個電路輸出，另一路接晶體管V基極控制它導(dǎo)通與截止，當(dāng)V導(dǎo)通時，給接于晶體管基電極電容提供低阻放電通路。集成定期器典型應(yīng)用 1．單穩(wěn)態(tài)觸發(fā)器 單穩(wěn)態(tài)觸發(fā)器在外來脈沖作用下，可以輸出一定幅度與寬度脈沖，輸出脈沖寬度就是暫穩(wěn)態(tài)持續(xù)時間TW。圖9-3圖9-2 圖9-2為由555定期器和外接定期元件RT、CT構(gòu)成單穩(wěn)態(tài)觸發(fā)器。觸發(fā)信號加于低觸發(fā)端（腳2），輸出信號UO由第圖9-3圖9-2在Ui端未加觸發(fā)信號時，電路處在初始穩(wěn)態(tài)，單穩(wěn)態(tài)觸發(fā)器輸出UO為低電平。若在Ui端加一種具備一定幅值負(fù)脈沖，如圖9-3所示，于是在2端浮現(xiàn)一種尖脈沖，使該端電位不大于UCC從而使比較器A2觸發(fā)翻轉(zhuǎn)，觸發(fā)器輸出UO從低電平跳變?yōu)楦唠娖剑瑫悍€(wěn)態(tài)開始。電容CT開始充電，UCT按指數(shù)規(guī)律增長，當(dāng)UCT上升到UCC時，比較器A1觸發(fā)翻轉(zhuǎn)，觸發(fā)器輸出UO從高電平跳變?yōu)榈碗娖?，暫穩(wěn)態(tài)終結(jié)。同步內(nèi)部電路使電容CT放電，UCT迅速下降到零，電路回到初始穩(wěn)態(tài)，為下一種觸發(fā)脈沖到來做好準(zhǔn)備。 暫穩(wěn)態(tài)持續(xù)時間tW決定與外接元件RT、CT大小 tW=1.1RTCT 變化RT、CT可使tW在幾種微秒到幾十分鐘之間變化。CT盡量選小些，以保證通過CT迅速放電。 2．多諧振蕩器 和單穩(wěn)態(tài)觸發(fā)器相比，多諧振蕩器沒有穩(wěn)定狀態(tài)，只有兩個暫穩(wěn)態(tài)，并且不必用外來觸發(fā)脈沖觸發(fā)，電路能自動交替翻轉(zhuǎn)，使兩個暫穩(wěn)態(tài)輪流浮現(xiàn)，輸出矩形脈沖。 圖9-4所示為555定期器和外接元件RA、RB、C構(gòu)成多諧振蕩器，腳2、6直接相連，它將自激發(fā)，成為多諧振蕩器。外接電容C通過RA+RB充電，再通過RB放電，在這種工作模式中，電容C在UCC和UCC之間充電和放電，其波形如圖9-5所示。 充電時間（輸出為高態(tài)）：t1=0.693(RA+RB)C 放電時間（輸出為低態(tài)）：t2=0.693RBC 周期： T=t1+t2=0.693(RA+2RB)C圖9-5圖9-4 振蕩頻率： f==圖9-5圖9-43．施密特觸發(fā)器 圖9-6為由555定期器及外接阻容元件構(gòu)成施密特觸發(fā)器。 設(shè)被變換電壓US為正弦波，其正半周通過二極管D同步加到555定期器2、6腳，Ui為半波整流波型。當(dāng)Ui上升到UCC時，UO從高電平變?yōu)榈碗娖剑划?dāng)Ui下降到UCC時，UO又從低電平變?yōu)楦唠娖剑瑘D9-7示出了US,Ui,UO波形圖?？梢娛┟芴赜|發(fā)器接通電位UT+為UCC，斷開電位UT-為UCC，電壓傳播特性如圖9-8所示。圖9.6圖9.6圖9.6圖9.6圖9-7圖9-8圖9圖9-7圖9-8圖9-6 1．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱 2．示波器 3．信號源及頻率計 4．集成定期器5G1555×2五．實驗內(nèi)容 1．單穩(wěn)態(tài)觸發(fā)器（1）按圖9-2電路接線，UCC接+5V電源，輸入信號Ui由單次脈沖源提供，用雙蹤示波器觀測并記錄Ui、UC、UO波形，標(biāo)出幅度與暫穩(wěn)時間。（2）將CT改為0.01μF，輸入端送1KHz持續(xù)脈沖，觀測并記錄Ui、UC、UO波形，標(biāo)出幅度與暫穩(wěn)時間。2．多諧振蕩器按圖9-4電路接線，用示波器觀測并記錄UC、UO波形，標(biāo)出幅度與周期。3．施密特觸發(fā)器按圖9-6電路接線（1）輸入信號US由信號源提供，預(yù)先調(diào)好US頻率為1KHz，接通+UCC（5V）電源后，逐漸加大US幅度，并用示波器觀測US波形，直至US峰峰值為5V左右。用示波器觀測并記錄US、Ui、UO波形，標(biāo)出UC幅度、接通電位UT+、斷開電位UT-及回差電位△U。（2）觀測電壓傳播特性。4．模仿聲響電路按圖9-9電路接線，調(diào)節(jié)定期元件，使振蕩器Ⅰ振蕩頻率較低，并將其輸出（腳3）接到高頻振蕩器Ⅱ電壓控制端（腳5），則當(dāng)振蕩器Ⅰ輸出高電平時，振蕩器Ⅱ振蕩頻率較低；當(dāng)Ⅰ輸出低電平時，Ⅱ振蕩頻率高，從而使Ⅱ輸出端（腳3）所接揚(yáng)聲器發(fā)出“嘀、嘟…”間歇聲響。按圖9-9接好實驗線路，調(diào)換外接阻容元件，試聽音響效果。圖9-圖9-9圖9-9六圖9-91．定量畫出實驗所規(guī)定記錄各點(diǎn)波形。2．整頓實驗數(shù)據(jù)，分析實驗成果與理論計算成果差別，并進(jìn)行分析討論。實驗十電子秒表一．預(yù)習(xí)報告1．復(fù)習(xí)數(shù)字電路中基本RS觸發(fā)器，單穩(wěn)態(tài)觸發(fā)器、時鐘發(fā)生器及計數(shù)器等某些內(nèi)容。2．除了本實驗中所采用時鐘源外，選用此外兩種不同類型時鐘源，可供本實驗使用。畫出電路圖，選用元器件。3．列出電子秒表各單元測試表格。4．列出調(diào)試電子秒表環(huán)節(jié)。二．實驗?zāi)?．學(xué)習(xí)數(shù)字電路中基本RS觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器、時鐘發(fā)生器及計數(shù)器、譯碼顯示等單元電路綜合應(yīng)用。2．學(xué)習(xí)電子秒表調(diào)試辦法。三．實驗原理圖10-1為電子秒表原理圖。按功能提成四個單元電路進(jìn)行分析。圖10圖10-11．基本RS觸發(fā)器圖10-1中單元Ⅰ為用集成與非門構(gòu)成基本RS觸發(fā)器。屬低電平直接觸發(fā)觸發(fā)器，有直接置位和復(fù)位功能。它一路輸出作為單穩(wěn)態(tài)觸發(fā)器輸入，另一路輸出Q作為與非門5輸入控制信號。撥動數(shù)據(jù)開關(guān)K2（接地），則門1輸出=1，門2輸出Q=0；K2復(fù)位后Q、狀態(tài)保持不變。再撥動數(shù)據(jù)開關(guān)K1，則Q由0變?yōu)?，門5啟動，為計數(shù)啟動作好準(zhǔn)備。由1變0，送出負(fù)脈沖，啟動單穩(wěn)態(tài)觸發(fā)器工作。基本RS觸發(fā)器在電子秒表中職能是啟動和停止秒表工作。2．單穩(wěn)態(tài)觸發(fā)器圖10-2圖10-1中單元Ⅱ為用集成與非門構(gòu)成微分型單穩(wěn)態(tài)觸發(fā)器，圖10圖10-2單穩(wěn)態(tài)觸發(fā)器輸入觸發(fā)負(fù)脈沖信號Ui由基本RS觸發(fā)器端提供，輸出負(fù)脈沖UO則加到計數(shù)器消除端。靜態(tài)時，門4應(yīng)處在截止?fàn)顟B(tài)，故電阻R必要不大于門關(guān)斷電阻Roff。定期元件RC取值不同，輸出脈沖寬度也不同。當(dāng)觸發(fā)脈沖寬度不大于輸出脈沖寬度時，可以省去輸入微分電路RP、CP。單穩(wěn)態(tài)觸發(fā)器在電子秒表中職能是為計數(shù)器提供清零信號。圖10-1圖10-1圖10-1中單元Ⅲ為用555定期器構(gòu)成多諧振蕩器，是一種性能較好時鐘源。調(diào)節(jié)電位器RW，使在輸出端3獲得頻率為50Hz矩形波信號，當(dāng)基本RS觸發(fā)器Q=1時，門5啟動，此50Hz脈沖信號通過門5作為計數(shù)器1時鐘輸入CP。4．計數(shù)及譯碼顯示圖10-2二—五—十進(jìn)制加法計數(shù)器74LS196構(gòu)成電子秒表計數(shù)單元，如圖10-1中單元Ⅳ所示。其中計數(shù)器1接成五進(jìn)制形式，對頻率為50Hz時鐘脈沖進(jìn)行五分頻，在輸出端Q3獲得周期為0.1S矩形脈沖，作為計數(shù)器2時鐘輸入，計數(shù)器2及計數(shù)器3接成8421碼圖10-2附：74LS196引腳排列及功能。圖10-3為引腳排列，表10-1為功能表。表10-1輸入輸出CT/D3D2D1D0Q3Q2Q1Q00******000010*d3d2d1d0d3d2d1d011****加計數(shù)異步清除為低電平時，可完畢清除功能，與時鐘脈沖狀態(tài)無關(guān)。清除功能完畢后，應(yīng)置高電平。圖10.3計數(shù)/置數(shù)控制端CT/為低電平時，輸出端Q3～Q0可預(yù)置成與數(shù)據(jù)輸入端D3～D0相一致狀態(tài)，而與狀態(tài)無關(guān)。預(yù)置后置高電平。圖10.3計數(shù)時，、CT/置高電平，在下降沿作用下進(jìn)行計數(shù)。（1）十進(jìn)制數(shù)（8421碼）圖10-3與Q0連接，計數(shù)脈沖由輸入。圖10-3（2）二—五混合進(jìn)制計數(shù)與Q3連接，計數(shù)脈沖由輸入。（3）二分頻、五分頻計數(shù)輸入，在Q0得二分頻輸出；輸入，在Q1～Q3得五分頻輸出。四．實驗設(shè)備及器件1．ETL系列電子技術(shù)實驗臺或EEL系列數(shù)字電子技術(shù)實驗箱2．示波器3．直流電壓表4．?dāng)?shù)字頻率計5．74LS00×25G555×174LS196×3五．實驗內(nèi)容由于實驗電路中使用器件較多，實驗前必要合理安排各器件在實驗臺上位置，使電路邏輯清晰，接線最短。實驗時，應(yīng)按照實驗任務(wù)順序，將各單元電路逐個進(jìn)行接線和調(diào)試，即分別測試基本RS觸發(fā)器、時鐘發(fā)生器及各計數(shù)器邏輯功能，待各單元電路工作正常后，再將關(guān)于電路逐級連接起來進(jìn)行測試……，直到測試電子秒表整個電路功能。這樣測試辦法有助于檢查和排除故障，保證明驗順利進(jìn)行。1．基本RS觸發(fā)器測試測試辦法參照實驗六。2．單穩(wěn)態(tài)觸發(fā)器測試（1）靜態(tài)測試用數(shù)字電壓表A、E、D、F各點(diǎn)電位值，記錄之。（2）動態(tài)測試輸入端接1KHz持續(xù)脈沖源，用示波器觀測并描繪D點(diǎn)、F點(diǎn)電壓波形，如單穩(wěn)態(tài)脈沖持續(xù)時間太短，難以觀測，可恰當(dāng)加大微分電容C，待測試完畢后，再恢復(fù)原值。3．時鐘發(fā)生器測試測試辦法參照實驗九，用示波器觀測輸出電壓波形并測量其頻率，調(diào)節(jié)RW，使輸出波形短波頻率為50Hz。4．計數(shù)器測試（1）計數(shù)器1接成五進(jìn)制形式，、CT/、D3～D0接數(shù)據(jù)開關(guān)，CP1接單次脈沖源，Q3～Q1接實驗臺上譯碼顯示輸入端C、B、A，按表10-1逐項測試其邏輯功能，記錄之。（2）計數(shù)器2及計數(shù)器3接成8421碼十進(jìn)制形式，同內(nèi)容1）進(jìn)行邏輯測試，記錄之。（3）將計數(shù)器1、2、3級連，進(jìn)行邏輯功能測試，記錄之。5．電子秒表整體測試各單元電路測試正常后，按圖10-