數(shù)字電路與系統(tǒng)設(shè)計(jì)課后習(xí)題答案樣本

1.1將下列各式寫成按權(quán)展開(kāi)式：（352.6）10=3×102+5×101+2×100+6×10-1（101.101）2=1×22+1×20+1×2-1+1×2-3（54.6）8=5×81+54×80+6×8-1（13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-21.2按十進(jìn)制0~17順序，列表填寫出相應(yīng)二進(jìn)制、八進(jìn)制、十六進(jìn)制數(shù)。解：略1.3二進(jìn)制數(shù)00000000~11111111和~分別可以代表多少個(gè)數(shù)？解：分別代表28=256和210=1024個(gè)數(shù)。1.4將下列個(gè)數(shù)分別轉(zhuǎn)換成十進(jìn)制數(shù)：（）2，（1750）8，（3E8）16解：（）2=（1000）10（1750）8=（1000）10（3E8）16=（1000）101.5將下列各數(shù)分別轉(zhuǎn)換為二進(jìn)制數(shù)：（210）8，（136）10，（88）16解：成果都為：（10001000）21.6將下列個(gè)數(shù)分別轉(zhuǎn)換成八進(jìn)制數(shù)：（111111）2，（63）10，（3F）16解：成果都為（77）81.7將下列個(gè)數(shù)分別轉(zhuǎn)換成十六進(jìn)制數(shù)：（11111111）2，（377）8，（255）10解：成果都為（FF）161.8轉(zhuǎn)換下列各數(shù)，規(guī)定轉(zhuǎn)換后保持原精度：解：（1.125）10=（1.）10——小數(shù)點(diǎn)后至少取10位（001010110010）2421BCD=（11111100）2（0110.1010）余3循環(huán)BCD碼=（1.1110）21.9用下列代碼表達(dá)（123）10，（1011.01）2：解：（1）8421BCD碼：（123）10=（000100100011）8421BCD（1011.01）2=（11.25）10=（00010001.00100101）8421BCD（2）余3BCD碼（123）10=（010001010110）余3BCD（1011.01）2=（11.25）10=（01000100.01011000）余3BCD1.10已知A=（1011010）2，B=（101111）2，C=（1010100）2，D=（110）2按二進(jìn)制運(yùn)算規(guī)律求A+B，A-B，C×D，C÷D，將A、B、C、D轉(zhuǎn)換成十進(jìn)制數(shù)后，求A+B，A-B，C×D，C÷D，并將成果與（1）進(jìn)行比較。解：（1）A+B=（10001001）2=（137）10A-B=（101011）2=（43）10C×D=（）2=（504）10C÷D=（1110）2=（14）10（2）A+B=（90）10+（47）10=（137）10A-B=（90）10-（47）10=（43）10C×D=（84）10×（6）10=（504）10C÷D=（84）10÷（6）10=（14）10兩種算法成果相似。1.11試用8421BCD碼完畢下列十進(jìn)制數(shù)運(yùn)算。解：（1）5+8=（0101）8421BCD+（1000）8421BCD=1101+0110=（10110）8421BCD=13（2）9+8=（1001）8421BCD+（1000）8421BCD=10001+0110=（10111）8421BCD=1758+27=（01011000）8421BCD+（00100111）8421BCD=01111111+0110=（10000101）8421BCD=85（4）9-3=（1001）8421BCD-（0011）8421BCD=（0110）8421BCD=6（5）87-25=（10000111）8421BCD-（00100101）8421BCD=（01100010）8421BCD=62（6）843-348=（100001000011）8421BCD-（001101001000）8421BCD=010011111011-01100110=（010010010101）8421BCD=4951.12試導(dǎo)出1位余3BCD碼加法運(yùn)算規(guī)則。解：1位余3BCD碼加法運(yùn)算規(guī)則加法成果為合法余3BCD碼或非法余3BCD碼時(shí)，應(yīng)對(duì)成果減3修正[即減(0011)2]；相加過(guò)程中，產(chǎn)生向高位進(jìn)位時(shí)，應(yīng)對(duì)產(chǎn)生進(jìn)位代碼進(jìn)行“加33修正”[即加(00110011)2]。2.1有A、B、C三個(gè)輸入信號(hào)，試列出下列問(wèn)題真值表，并寫出最小項(xiàng)表達(dá)式∑m（）。（1）如果A、B、C均為0或其中一種信號(hào)為1時(shí)。輸出F=1，別的狀況下F=0。（2）若A、B、C浮現(xiàn)奇數(shù)個(gè)0時(shí)輸出為1，別的狀況輸出為0。（3）若A、B、C有兩個(gè)或兩個(gè)以上為1時(shí)，輸出為1，別的狀況下，輸出為0。解：F1(A,B,C)=∑m（0，1，2，4）F2(A,B,C)=∑m（0，3，5，6）F3(A,B,C)=∑m（3，5，6，7）2.2試用真值表證明下列等式：（1）AB+BC+AC=ABC+ABC（2）AB+BC+AC=ABBCAC證明：（1）ABCAB+BC+ACABCABC+ABC0000010100111001011101111000000100000101001110010111011110000001真值表相似，因此等式成立。（2）略2.3對(duì)下列函數(shù)，闡明對(duì)輸入變量哪些取值組合其輸出為1？（1）F（A,B,C）=AB+BC+AC（2）F（A,B,C）=(A+B+C)(A+B+C)（3）F（A,B,C）=(AB+BC+AC)AC解：本題可用真值表、化成最小項(xiàng)表達(dá)式、卡諾圖等各種辦法求解。（1）F輸出1取值組合為：011、101、110、111。（2）F輸出1取值組合為：001、010、011、100、101、110。（3）F輸出1取值組合為：101。2.4試直接寫出下列各式反演式和對(duì)偶式。F(A,B,C,D,E)=[(AB+C)·D+E]·B(2)F(A,B,C,D,E)=AB+CD+BC+D+CE+B+E(3)F(A,B,C)=AB+CABC解：(1)F=[(A+B)·C+D]·E+BF'=[(A+B)·C+D]·E+B(2)F=(A+B)(C+D)·(B+C)·D·(C+E)·B·EF'=(A+B)(C+D)·(B+C)·D·(C+E)·B·E(3)F=(A+B)·C+A+B+CF'=(A+B)·C+A+B+C2.5用公式證明下列等式：(1)AC+AB+BC+ACD=A+BCAB+AC+(B+C)D=AB+AC+DBCD+BCD+ACD+ABCD+ABCD+BCD+BCD=BC+BC+BDABC+BC+BCD+ABD=A+B+C+D證明：略2.6已知ab+ab=ab,ab+ab=ab,證明：abc=abcabc=abc證明：略2.7試證明：（1）若ab+ab=0則ax+by=ax+by（2）若ab+ab=c，則ac+ac=b證明：略2.8將下列函數(shù)展開(kāi)成最小項(xiàng)之和：F（ABC）=A+BCF（ABCD）=（B+C）D+(A+B)CF(ABC)=A+B+C+A+B+C解：（1）F（ABC）=∑m(3,4,5,6)(2)F（ABCD）=∑m(1,3,5,6,7,9,13,14,15)(3)F(ABC)=∑m(0,2,6)2.9將題2.8中各題寫成最大項(xiàng)表達(dá)式，并將成果與2.8題成果進(jìn)行比較。解：（1）F（ABC）=∏M(0,1,2)(2)F（ABCD）=∏M(2,4,8,10,11,12)(3)F（ABC）=∏M(1,3,4,5,7)2.10試寫出下列各函數(shù)表達(dá)式FF和F最小項(xiàng)表達(dá)式。F=ABCD+ACD+BCDF=AB+AB+BC解：（1）F=∑m(0,1,2,3,5,6,7,8,9,10,13,14)F'=∑m(1,2,5,6,7,8,9,10,12,13,14,15)(2)F=∑m(0,1,2,3,12,13)F'=∑m(2,3,12,13,14,15)2.11試用公式法把下列各表達(dá)式化簡(jiǎn)為最簡(jiǎn)與或式（1）F=A+ABC+ABC+BC+B解：F=A+B(2)F=(A+B)(A+B+C)(A+C)(B+C+D)解：F'=AB+AC(3)F=AB+ABBC+BC解：F=AB+BC+AC或：F=AB+AC+BC(4)F=ACD+BC+BD+AB+AC+BC解：F=AD+C+B(5)F=AC+BC+B(AC+AC)解：F=AC+BC2.12用卡諾圖把下列函數(shù)化簡(jiǎn)為最簡(jiǎn)與或式（1）F(A,B,C)=m(0,1,2,4,5,7)解：F=B+AC+AC圖略（2）F(A,B,C,D)=m(0,2,5,6,7,9,10,14,15)解：F=ABCD+ABD+ABD+BC+CD圖略（3）F(A,B,C,D)=m(0,1,4,7,9,10,13)+(2,5,8,12,15)解：F=C+BD+BD圖略（4）F(A,B,C,D)=m(7,13,15)且ABC=0，ABC=0，ABC=0解：F(A,B,C,D)=BD圖略(5)F(A,B,C,D)=ABC+ABC+ABCD+ABCD且ABCD不可同步為1或同步為0解：F(A,B,C,D)=BD+AC圖略（6）F(A,B,C,D)=M(5,7,13,15)解：F=B+D圖略（7）F(A,B,C,D)=M(1,3,9,10,14,15)解：F=AD+AB+CD+BC+ABCD圖略（8）F(A,B,C,D,E)=m(0,4,5,6,7,8,11,13,15,16,20,21,22,23,24,25,27,29,31)解：F=CDE+BC+CE+BDE+ABE圖略2.13用卡諾圖將下列函數(shù)化為最簡(jiǎn)或與式（1）F(A,B,C)=m(0,1,2,4,5,7)解：F=(A+B+C)(A+B+C)圖略（2）F(A,B,C)=M(5,7,13,15)解：F=(B+D)圖略2.14已知：F1(A,B,C)=m(1,2,3,5,7)+(0,6)，F(xiàn)2(A,B,C)=m(0,3,4,6)+(2,5)，求F=F1F2最簡(jiǎn)與或式解：F=A+B4.1分析圖4.1電路邏輯功能解：（1）推導(dǎo)輸出表達(dá)式（略） (2)列真值表（略）（3）邏輯功能：當(dāng)M=0時(shí)，實(shí)現(xiàn)3位自然二進(jìn)制碼轉(zhuǎn)換成3位循環(huán)碼。當(dāng)M=1時(shí)，實(shí)現(xiàn)3位循環(huán)碼轉(zhuǎn)換成3位自然二進(jìn)制碼。4.2分析圖P4.2電路邏輯功能。解：(1)從輸入端開(kāi)始，逐級(jí)推導(dǎo)出函數(shù)表達(dá)式。（略）(2)列真值表。（略）(3)擬定邏輯功能。假設(shè)變量A、B、C和函數(shù)F1、F2均表達(dá)一位二進(jìn)制數(shù)，那么，由真值表可知，該電路實(shí)現(xiàn)了一位全減器功能。A、B、C、F1、F2分別表達(dá)被減數(shù)、減數(shù)、來(lái)自低位借位、本位差、本位向高位借位。4.3分析圖4.3電路邏輯功能解：實(shí)現(xiàn)1位全加器。4.4設(shè)ABCD是一種8421BCD碼，試用至少與非門設(shè)計(jì)一種能判斷該8421BCD碼與否不不大于等于5電路，該數(shù)不不大于等于5，F(xiàn)=1；否則為0。解：邏輯電路如下圖所示：4.5試設(shè)計(jì)一種2位二進(jìn)制數(shù)乘法器電路。解：為了使電路盡量簡(jiǎn)樸，但愿門數(shù)越少越好，本電路是四輸出函數(shù)，圈卡諾圈時(shí)要盡量選取共有卡諾圈以減少邏輯門數(shù)量。電路圖略。4.6試設(shè)計(jì)一種將8421BCD碼轉(zhuǎn)換成余3碼電路。解：電路圖略。4.7在雙軌輸入條件下用至少與非門設(shè)計(jì)下列組合電路：解：略4.8在雙軌輸入信號(hào)下，用至少或非門設(shè)計(jì)題4.7組合電路。解：將表達(dá)式化簡(jiǎn)為最簡(jiǎn)或與式：(1)F=(A+C)(A+B+C)=A+C+A+B+C(2)F=(C+D)(B+D)(A+B+C)=C+D+B+D+A+B+C(3)F=(A+C)(A+B+D)(A+B+D)=A+C+A+B+D+A+B+D(4)F=(A+B+C)(A+B+C)=A+B+C+A+B+C4.9已知輸入波形A、B、C、D，如圖P4.4所示。采用與非門設(shè)計(jì)產(chǎn)生輸出波形如F組合電路。解：F=AC+BC+CD電路圖略4.10電話室對(duì)3種電話編碼控制，按緊急順序排列優(yōu)先權(quán)高低是：火警電話、急救電話、普通電話，分別編碼為11，10，01。試設(shè)計(jì)該編碼電路。解：略4.11試將2/4譯碼器擴(kuò)展成4/16譯碼器解：A1A1ENY3A02/4Y2譯碼器Y1Y0A3A2ENA12/4(4)A0ENA12/4(4)A0Y0Y1Y2Y3ENA12/4(2)A0Y0Y1Y2Y3ENA12/4(1)A0Y0Y1Y2Y3A1A0ENA12/4(3)A0Y0Y1YENA12/4(3)A0Y0Y1Y2Y3Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y154.12試用74138設(shè)計(jì)一種多輸出組合網(wǎng)絡(luò)，它輸入是4位二進(jìn)制碼ABCD，輸出為：F1：ABCD是4倍數(shù)。F2：ABCD比2大。F3：ABCD在8～11之間。F4：ABCD不等于0。解：電路如下圖所示：4.13試將八選一MUX擴(kuò)展為六十四選一MUX。解：辦法一：

YY7Y6Y1Y0D63D57D56D55D49D48D15D9D8D7D1D0A0A1A2A3A4A5001A2Y0A1Y1A0Y274138Y3E1Y4E2AY5E2BY6Y71ENA2A1A0D0D174151(8)YD2D3D4D5D6D7ENYY7Y6Y1Y0D63D57D56D55D49D48D15D9D8D7D1D0A0A1A2A3A4A5001A2Y0A1Y1A0Y274138Y3E1Y4E2AY5E2BY6Y71ENA2A1A0D0D174151(8)YD2D3D4D5D6D7ENA2A1A0D0D174151(7)YD2D3D4D5D6D7ENA2A1A0D0D174151(2)YD2D3D4D5D6D7ENA2A1A0D0D174151(1)YD2D3D4D5D6D7辦法一電路圖辦法二：YA3A4A5ENA2A1A0D0D174151(1)YD2D3D4D5D6D7Y7Y6Y1Y0D63D57D56D55D49D48D15D9D8D7D1D0A0A1A2ENA2A1A0D0D174151(8)YD2D3D4D5D6D7ENA2YA3A4A5ENA2A1A0D0D174151(1)YD2D3D4D5D6D7Y7Y6Y1Y0D63D57D56D55D49D48D15D9D8D7D1D0A0A1A2ENA2A1A0D0D174151(8)YD2D3D4D5D6D7ENA2A1A0D0D174151(7)YD2D3D4D5D6D7ENA2A1A0D0D174151(2)YD2D3D4D5D6D7ENA2A1A0D0D174151(1)YD2D3D4D5D6D7辦法二電路圖4.14試用74151實(shí)現(xiàn)下列函數(shù)：解：(1)電路圖如下所示：(2)F(A,B,C)=AB+AB+C解：ENENA2A1A0D0D174151YD2D3D4D5D6D7ABC01111101F(3)F(A,B,C,D)=ABC+BCD+ACD解：ENENA2A1A0D0D174151YD2D3D4D5D6D7ABC00D001DDF解：令A(yù)=A2、B=A1、C=A0則：D0=D7=D，D1=D，D6=1，D2=D3=D4=D5=0。相應(yīng)電路圖如下圖所示：(5)F(A,S,C,D,E)=ABCD+ABCE+BCDE解：電路圖略。4.15用?74153實(shí)現(xiàn)下列函數(shù)：解：電路圖如下：（2）F(A,B,C)=m(1,2,4,7)ENAENA1A0D0YD1D2D3ABCCCCF4.16試在圖4.2.31基本上增長(zhǎng)一片7485，構(gòu)成25位數(shù)據(jù)比較器。解：==A3A2A1A0B3B2B1B0(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA20B20A24A23A22A21B24B23B22B21=A3A2A1A0B3B2B1B0(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA5B5A9A8A7A6B9B8B7B6A3A2A1A0B3B2B1B0(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<B0=A3A2A1A0B3B2B1B0(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA0B0A4A3A2A1B4B3B2B1=A3A2A1A0B3B2B1B0(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA10B10A14A13A12A11B14B13B12B11=A3A2A1A0B3B2B1B0(A>B)i(A=B)i7485(A<B)iFA>BFA=BFA<BA15B15A19A18A17A16B19B18B17B16FA>BFA=BFA<B4.17設(shè)A=A3A2A1A0,B=B3B2B1B0均為8421BCD碼。試用74283設(shè)計(jì)一種A、B求和電路。（可用附加器件）解：設(shè)COS3S2S1S0為A、B二進(jìn)制和，則當(dāng)CO=1或S3S2S1S0>1001時(shí)，須加0110修正項(xiàng)進(jìn)行調(diào)節(jié)，計(jì)算成果為C4C3C2C1C0。00S0S1S2S3A3A2A1COA0S3CI74283S2B3S1B2S0B1B01B0B1B2B3A0A1A2A3A3A2A00S0S1S2S3A3A2A1COA0S3CI74283S2B3S1B2S0B1B01B0B1B2B3A0A1A2A3A3A2A1COA0S3CI74283S2B3S1B2S0B1B0C4C3C2C1C04.18用74283將8421BCD碼轉(zhuǎn)換為余3BCD碼。解：電路圖如右所示：4.20用74283將8421BCD碼轉(zhuǎn)換為5421BCD碼。解：4.21設(shè)A=A3A2A1A0，B=B3B2B1B0是兩個(gè)4位二進(jìn)制數(shù)。試用7485和74157（四二選一MUX）構(gòu)成一種比較電路并能將其中大數(shù)輸出。試畫出邏輯圖。4.22分析如下圖所示組合網(wǎng)絡(luò)中，當(dāng)ABCD從0100向1101變化時(shí)和ABCD從1000向1101變化時(shí)，與否會(huì)浮現(xiàn)冒險(xiǎn)？試用增長(zhǎng)多余項(xiàng)和取樣脈沖辦法來(lái)避免冒險(xiǎn)現(xiàn)象。解：1.當(dāng)ABCD從0100向1101變化時(shí)：電路中存在功能冒險(xiǎn)。2.當(dāng)ABCD從1000向1101變化時(shí)：電路中不存在功能冒險(xiǎn)。再判斷與否有邏輯冒險(xiǎn)：AC=10時(shí)，存在0型邏輯冒險(xiǎn)。3．增長(zhǎng)多余項(xiàng)辦法消除邏輯冒險(xiǎn)：4．加取樣脈沖法避免冒險(xiǎn)：5.1基本觸發(fā)器邏輯符號(hào)與輸入波形如圖P5.1所示。試作出Q、Q波形。圖P5.15.2圖P5.2電路，在開(kāi)關(guān)S由A點(diǎn)撥到B點(diǎn)，再由B點(diǎn)撥回A點(diǎn)過(guò)程中，A、B兩點(diǎn)電壓波形如圖中所示。試作出Q和Q端波形。圖P5.25.3分析圖P5.3邏輯功能：列出真值表，導(dǎo)出特性方程并闡明SD、RD有效電平。解：(1)列真值表如下下略5.4對(duì)于圖P5.4電路，試導(dǎo)出其特性方程并闡明對(duì)A、B取值有無(wú)約束條件。解：(1)列真值表如下下略5.5試寫出圖P5.5觸發(fā)器電路特性方程。CP=0時(shí)，CP=0時(shí)，Qn+1=Qn圖P5.5圖P5.55.6試寫出圖P5.6各觸發(fā)器電路特性方程。圖P5.6（b）～（h）略5.7維阻D觸發(fā)器CP和D信號(hào)如圖P5.7所示，設(shè)觸發(fā)器Q端初態(tài)為“0”，試作Q端波形。圖P5.7圖P5.85.8維阻D觸發(fā)器構(gòu)成電路如圖P5.8所示，試作Q端波形。解：特性方程為：，Q端波形如圖P5.8所示。5.10畫出圖P5.10中Q端波形。設(shè)初態(tài)為“0”。解：Q端波形如圖P5.10所示。圖P5.105.11畫出圖P5.11電路Q端波形。設(shè)初態(tài)為“0”。解：Q端波形如圖P5.11所示。圖P5.11P5.125.12畫出圖P5.12電路中Q1、Q2波形。Q端波形如圖P5.12所示。5.13畫出圖P5.13電路中Q1和Q2波形。圖P5.135.14試作出圖P5.14中Q端和Z端波形。設(shè)Q初態(tài)為“0”。解：Q、Z端波形如圖P5.14所示。圖P5.14圖P5.155.15畫出圖P5.15電路中Q端波形。解：Q端波形如圖P5.15所示。5.16試作出圖P5.16電路中QA、QB波形。解：Q端波形如圖P5.16所示。圖P5.16圖P5.175.17試作出圖P5.17電路中Q1、Q2波形。解：Q端波形如圖P5.17所示。5.18試作出圖P5.18電路中Q1和Q2波形（設(shè)Q1和Q2初態(tài)均為“0”），并闡明Q1和Q2對(duì)于CP2各為多少分頻。解：Q端波形如圖P5.18所示。Q1和Q2對(duì)于CP2都是4分頻，即圖P5.18圖P5.195.19已知電路如圖P5.19，試作出Q端波形。設(shè)Q初態(tài)為“0”。解：Q端波形如圖P5.19所示。5.20已知輸入uI、輸出uO波形分別如圖P5.20所示，試用兩個(gè)D觸發(fā)器將該輸入波形uI轉(zhuǎn)換成輸出波形uO。解：實(shí)現(xiàn)電路如圖P5.20所示。圖P5.205.21試分別用公式法和列表圖解法將主從SR觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器。解：略6.1試分析下圖所示電路。解：1）分析電路構(gòu)造：略2）求觸發(fā)器勉勵(lì)函數(shù)：略3)狀態(tài)轉(zhuǎn)移表：略4)邏輯功能：實(shí)現(xiàn)串行二進(jìn)制加法運(yùn)算。X1X2為被加數(shù)和加數(shù)，Qn為低位來(lái)進(jìn)位，Qn+1表達(dá)向高位進(jìn)位。且電路每來(lái)一種CP，實(shí)現(xiàn)一次加法運(yùn)算，即狀態(tài)轉(zhuǎn)換一次。例如X1=110110，X2=110100，則運(yùn)算如下表所示：LSBMSB節(jié)拍脈沖CPCP1CP2CP3CP4CP5CP6CP7被加數(shù)X10110110加數(shù)X20010110低位進(jìn)位Qn0001011高位進(jìn)位Qn+10010110本位和Z01010116.2試作出101序列檢測(cè)器得狀態(tài)圖，該同步電路由一根輸入線X，一根輸出線Z，相應(yīng)與輸入序列101最后一種“1”，輸出Z=1。別的狀況下輸出為“0”。101序列可以重疊，例如：X：Z：101序列不可以重疊，如：X：Z：解：1）S0：起始狀態(tài)，或收到101序列后重新開(kāi)始檢測(cè)。S1：收到序列起始位“1”。S2：收到序列前2位“10”。2）6.3對(duì)下列原始狀態(tài)表進(jìn)行化簡(jiǎn)：(a)解：1）列隱含表：2）進(jìn)行關(guān)聯(lián)比較3）列最小化狀態(tài)表為：(b)S（t）N（t）/Z（t）X=0X=1AB/0H/0BE/0C/1CD/0F/0DG/0A/1EA/0H/0FE/1B/1GC/0F/0HG/1D/1解：1）畫隱含表：2）進(jìn)行關(guān)聯(lián)比較：3)列最小化狀態(tài)表：S（t）N（t）/Z（t）X=0X=1ab/0h/0be/0a/1ea/0h/0he/1b/16.4試畫出用MSI移存器74194構(gòu)成8位串行并行碼轉(zhuǎn)換電路（用3片74194或2片74194和一種D觸發(fā)器）。解：1）用3片74194：2）用2片74194和一種D觸發(fā)器狀態(tài)轉(zhuǎn)移表同上。6.5試畫出74194構(gòu)成8位并行串行碼轉(zhuǎn)換電路狀態(tài)轉(zhuǎn)移表：Q0'Q1'Q2'Q3'Q4'Q5'Q6'Q7'Q8'M0M1操作啟動(dòng)11準(zhǔn)備并入CP10D0'D1'D2'D3'D4'D5'D6'D7'10準(zhǔn)備右移CP210D0'D1'D2'D3'D4'D5'D6'10準(zhǔn)備右移CP3110D0'D1'D2'D3'D4'D5'10準(zhǔn)備右移CP41110D0'D1'D2'D3'D4'10準(zhǔn)備右移CP511110D0'D1'D2'D3'10準(zhǔn)備右移CP6111110D0'D1'D2'10準(zhǔn)備右移CP71111110D0'D1'10準(zhǔn)備右移CP811111110D0'11準(zhǔn)備并入6.6試分析題圖6.6電路，畫出狀態(tài)轉(zhuǎn)移圖并闡明有無(wú)自啟動(dòng)性。解：勉勵(lì)方程：略狀態(tài)方程：略狀態(tài)轉(zhuǎn)移表：111序號(hào)111Q3Q2Q1110010001000有效循環(huán)0110010001000有效循環(huán)12345000001010011100101011100101偏離狀態(tài)011100101110111111000狀態(tài)轉(zhuǎn)移圖該電路具備自啟動(dòng)性。6.7圖P6.7為同步加/減可逆二進(jìn)制計(jì)數(shù)器，試分析該電路，作出X=0和X=1時(shí)狀態(tài)轉(zhuǎn)移表。解：題6.7狀態(tài)轉(zhuǎn)移表XQ4nQ3nQ2nQ1nQ4n+1Q3n+1Q2n+1Q1n+1Z000001111101111111000111011010011011100001100101100101110100010101001001001100000100001110001110110000110010100010101000001000011000011001000001000010000010000110000000101000100100100100011010011010001010001010101010110010110011101011110000110001001011001101001101010110110111100011100110101110111100111101111111111000006.8分析圖6.8電路，畫出其全狀態(tài)轉(zhuǎn)移圖并闡明能否自啟動(dòng)。解：狀態(tài)轉(zhuǎn)移圖：偏離態(tài)可以進(jìn)入有效循環(huán)，因而該電路具備自啟動(dòng)性。邏輯功能：該電路是一種M=5異步計(jì)數(shù)器。6.9用IKFF設(shè)計(jì)符合下列條件同步計(jì)數(shù)器電路。當(dāng)X=0時(shí)為M=5加法計(jì)數(shù)器，其狀態(tài)為0，1，2，3，4。當(dāng)X=1時(shí)為M=5減法計(jì)數(shù)器，其狀態(tài)為7，6，5，4，3。解：6.10試改用D觸發(fā)器實(shí)現(xiàn)第9題所述功能電路。解：略6.11試用JKFF設(shè)計(jì)符合圖6.11波形，并且具備自啟動(dòng)性同步計(jì)數(shù)電路。CP012345Q1Q2Q3解：略6.12用四個(gè)DFF設(shè)計(jì)如下電路：異步二進(jìn)制加法計(jì)數(shù)器。在（1）基本上用復(fù)“0”法構(gòu)成M=12異步加法計(jì)數(shù)器。解：（1）（2）反饋狀態(tài)為11006.13用四個(gè)DFF設(shè)計(jì)如下電路：（1）異步二進(jìn)制減法計(jì)數(shù)器。（2）在（1）基本上用復(fù)“0”法構(gòu)成M=13異步計(jì)數(shù)器。解：題6.13（2）電路圖6.14用DFF和恰當(dāng)門電路實(shí)現(xiàn)圖6.14輸出波形Z。提示：先用DFF構(gòu)成M=5計(jì)數(shù)器，再用Q3、Q2、Q1和CP設(shè)計(jì)一種組合網(wǎng)絡(luò)實(shí)現(xiàn)輸出波形。CPZ000001010011100解：6.15試用DFF和與非門實(shí)現(xiàn)圖6.15“待設(shè)計(jì)電路”。規(guī)定發(fā)光二極管前3s亮，后2s暗，如此周期性重復(fù)。解：6.16試寫出圖6.16中各電路狀態(tài)轉(zhuǎn)移表。(b)解：（a）(b)CR=Q3Q1LD=Q3Q1Q3Q2Q1Q0Q3Q2Q1Q0000000010010001101000101011001111000100100110100010101100111100010011010M=10M=86.17寫出圖6.17電路狀態(tài)轉(zhuǎn)移表及模長(zhǎng)M=?解：狀態(tài)轉(zhuǎn)移表：Q3Q2Q1Q000000011010001111000101111001111置3置7置11置15M=86.18試分析圖6.18能實(shí)現(xiàn)M=?分頻。解：74161（1）Q3接至74161（2）CP，兩74161為異步級(jí)聯(lián)，反饋狀態(tài)為（4C）H=76，又運(yùn)用異步清0端，因此M=76。6.19試用74161設(shè)計(jì)循環(huán)順序?yàn)?,1,2,3,4,5,10,11,12,13,14,15,0,1…模長(zhǎng)為12計(jì)數(shù)電路。解：為了使其具備自啟動(dòng)性，將Q3，Q1接入與非門。6.20試用74161設(shè)計(jì)能按8421BCD譯碼顯示0~59計(jì)數(shù)60分頻電路。解：CPCPM=6M=106.21試用TFF實(shí)現(xiàn)符合下述編碼表電路。Q3Q2Q1Q0000001000101011001111000110011011111解：略。6.22試分析圖6.22（a）（b）2個(gè)計(jì)數(shù)器分頻比為多少？解：M=M1×M2=636.23試闡明圖6.23電路模值為多少，并畫出74160（Ⅰ）Q0、Q1、Q2、Q3端，74160（Ⅱ）Q0和RD端波形，至少畫出一種周期。解：M=150123456789101112131415(Ⅰ)Q0(Ⅰ)Q1(Ⅰ)Q2(Ⅰ)Q3(Ⅱ)Q0RD6.24試寫出圖6.24中各電路狀態(tài)編碼表及模長(zhǎng)。解：（1）異步清0，8421BCD碼（2）異步置95421BCD碼Q3Q2Q1Q0Q0Q3Q2Q100000001001000110100M=500000001001000110100100010011100M=86.25試用7490設(shè)計(jì)用8421BCD編碼模7計(jì)數(shù)器。（1）用R01、R02作反饋端；（2）用S91、S92作反饋端。解：（1）（2）6.26試用7490設(shè)計(jì)用5421BCD編碼模7計(jì)數(shù)器。（1）用R01、R02作反饋端；（2）用S91、S92作反饋端。解：（1）（2）6.27寫出圖6.27分頻電路模長(zhǎng)解：M1=6，M2=8電路模長(zhǎng)應(yīng)為6和8最小公倍數(shù)24，即M=24。6.28寫出圖6.28模長(zhǎng)及第一種狀態(tài)和最后一種狀態(tài)。解：M1=7，M2=8電路模長(zhǎng)應(yīng)為7和8最小公倍數(shù)56，即M=56。6.29圖6.29是串入、并入—串出8位移存器74165邏輯符號(hào)。試用74165設(shè)計(jì)一種并行—串行轉(zhuǎn)換電路，它持續(xù)不斷地將并行輸入8位數(shù)據(jù)轉(zhuǎn)換成串行輸出，即當(dāng)一組數(shù)據(jù)串行輸出完畢時(shí)，及時(shí)裝入一組新數(shù)據(jù)。所用器件不線，試設(shè)計(jì)出完整電路。解：6.30電路如圖6.30所示，試寫出其編碼表及模長(zhǎng)并闡明理由。解：Q3Q2Q1Q0000000010010001101000101011001111000M=10，由于反饋狀態(tài)為1100，在8421BCD碼中不會(huì)浮現(xiàn)。因此模長(zhǎng)仍為10。6.31現(xiàn)用信號(hào)為f1=100Hz矩形波，試用兩塊7490將該信號(hào)變換成f0=2Hz方波。解：M1=5（8421BCD）M2=10（5421BCD）6.32試用一片7490和一種JKFF構(gòu)成M=12分頻電路。并規(guī)定該電路第一狀態(tài)為0001。解：6.33在上題中，若規(guī)定其輸出為8421BCD譯碼顯示時(shí)，即計(jì)數(shù)狀態(tài)為01，02，…，11，12編碼。試再用一片7490和一種JKFF實(shí)現(xiàn)電路。解：6.34試用一片7490和一片八選一數(shù)據(jù)選取器74151實(shí)現(xiàn)圖6.14輸出波形Z。CPZ解：6.35用DFF設(shè)計(jì)移位型序列信號(hào)發(fā)生器，規(guī)定產(chǎn)生序列信號(hào)為11110000…（2）…。解：（1）電路圖為：（2）6.36試用DFF設(shè)計(jì)一種序列信號(hào)發(fā)生器。使該電路產(chǎn)生序列信號(hào)1110100…。解：6.37試用JKFF設(shè)計(jì)循環(huán)長(zhǎng)度M=12序列信號(hào)發(fā)生器。解：該題規(guī)定設(shè)計(jì)一種已知序列長(zhǎng)度序列信號(hào)發(fā)生器，可以用修改最長(zhǎng)線性序列辦法得到6.38分析圖6.28電路，試寫出其編碼表及模長(zhǎng)。解：狀態(tài)編碼表為：(其中Q0為第二個(gè)74194Q0)序號(hào)Q0Q1Q2Q3Q0'Z啟動(dòng)123456789000001000011000111001111011111011110011100011000010000011111因而M=10。6.39試寫出圖6.3974194輸出端編碼表及數(shù)據(jù)選取器輸出端F處序列信號(hào)。解：F處序列為：。6.40寫出圖6.40中74161輸出端狀態(tài)編碼表及74151輸出端產(chǎn)生序列信號(hào)。解：F處序列信號(hào)為：。6.41試寫出圖P6.41中74194輸出端Q0處序列信號(hào)。解：Q0處序列信號(hào)為：01。6.42用74194設(shè)計(jì)序列信號(hào)發(fā)生器產(chǎn)生序列信號(hào)：（1）1110010，…；（2）101101,…。解：（1）F11111=1M1Q0Q1Q2Q3M074194F11111=1M1Q0Q1Q2Q3M074194CRDSRDSL>CPD0D1D2D3（2）FFM1Q0Q1Q2Q3M0M1Q0Q1Q2Q3M074194CRDSRDSL>CPD0D1D2D31111CPCP00題6.42（2）電路圖6.43試用74161、74151及少量與非門實(shí)現(xiàn)如下功能：當(dāng)S=0時(shí)，產(chǎn)生序列1011010；當(dāng)S=1時(shí)，產(chǎn)生序列1110100。解：END0D174151YD2D3D4DEND0D174151YD2D3D4D5D6D7A2A1A01S1S1SSSSF1P1PQ3Q2Q1Q0T74161QccLDCR>CPD3D2D1D01111CPCP題6.43電路圖6.44試用74161、74151及若干與非門設(shè)計(jì)一電路同步輸出兩個(gè)不同序列信號(hào)：Z1=和Z2=。（不另加控制信號(hào)）解：DSL111101Q0101Q011CP0END0D174151YD2D3D4D5D6DDSL111101Q0101Q011CP0END0D174151YD2D3D4D5D6D7A2A1A0PQ3Q2Q1Q0T74161QccLDCR>CPD3D2D1D0ZZ2Z1Z111題6.44電路圖6.45設(shè)計(jì)一種小汽車尾燈控制電路。小汽車左、右兩側(cè)各有3個(gè)尾燈，規(guī)定：（1）左轉(zhuǎn)彎時(shí)，在左轉(zhuǎn)彎開(kāi)關(guān)控制，左側(cè)3個(gè)燈按題圖P6.45所示周期性地亮與滅；（2）右轉(zhuǎn)彎時(shí)，在右轉(zhuǎn)彎開(kāi)關(guān)控制，左側(cè)3個(gè)燈按題圖P6.45所示周期性地亮與滅；（3）左、右兩個(gè)開(kāi)關(guān)都作用時(shí)，兩側(cè)燈做同樣周期地亮與滅；（4）在制動(dòng)開(kāi)關(guān)（制動(dòng)器）作用時(shí)，6個(gè)尾燈同步亮。若在轉(zhuǎn)彎狀況下制動(dòng)，則3個(gè)轉(zhuǎn)向尾燈正常動(dòng)作，另一側(cè)3個(gè)尾燈則均亮。BCABCA亮滅滅亮滅滅圖P6.45解：電路圖如下：

1ST11ST1CR1CR1DRDQ>C1SDDRDQ>C1SDQDRDQ>C1SDQDRDQ>DRDQ>C1SDQCPCP111QRCQQRCQRBQRA右尾燈左尾燈右尾燈左尾燈QLAQLBQLCQLAQLBQLCSSTCCL11111DRDQ>C1SDQDRDQ>C1SDQDRDQ>C1SDQ11111DRDQ>C1SDQDRDQ>C1SDQDRDQ>C1SDQ題6.45電路圖6.46已知由T213構(gòu)成電路如圖P6.46所示，試作出QA，QB，QC，QD，QCC波形。解：題6.46波形圖9.1在ROM中，什么是“字?jǐn)?shù)”，什么是“位數(shù)”？如何標(biāo)注存儲(chǔ)器容量？解：地址譯碼器輸出線稱作字線，字?jǐn)?shù)表達(dá)字線個(gè)數(shù)；存儲(chǔ)矩陣輸出線稱作位線(數(shù)據(jù)線)。位數(shù)表達(dá)位線個(gè)數(shù)。字線和位線每個(gè)交叉占處有—個(gè)存儲(chǔ)單元。因而存儲(chǔ)容量用“字?jǐn)?shù)×位數(shù)”表達(dá)。9.2固定ROM、PROM、EPROM、E2PROM之間有何異同？解：固定ROM、PROM、EPROM、E2PROM都是只讀存儲(chǔ)器，它們工作原理和構(gòu)造相似，都是由地址譯碼器、存儲(chǔ)矩陣和輸出電路構(gòu)成，本地址譯碼器選中某一種字后，該字若干位同步由輸出電路輸出，存儲(chǔ)矩陣由M個(gè)字、每個(gè)字N位存儲(chǔ)單元構(gòu)成。它們不同之處在于存儲(chǔ)單元寫入和擦除方式不同。固定ROM出廠時(shí)構(gòu)造數(shù)據(jù)已經(jīng)固定，顧客不能更改，適于存儲(chǔ)大批量生產(chǎn)程序和數(shù)據(jù)，常被集成到微控制器中作為程序存儲(chǔ)器；PROM可由顧客寫入數(shù)據(jù)，但只能一次性寫入，之后不能更改。適于存儲(chǔ)中、小批量生產(chǎn)程序和數(shù)據(jù)；EPROM數(shù)據(jù)可通過(guò)紫外線擦除，重新寫入。可擦除數(shù)百次，寫入一種字節(jié)需50ms。合用于開(kāi)發(fā)研制階段存儲(chǔ)數(shù)據(jù)和程序，并可經(jīng)常修改；E2PROM數(shù)據(jù)可通過(guò)電擦除，因而在工作時(shí)間可隨時(shí)擦寫?？刹脸龜?shù)10~1000萬(wàn)次，寫入一種字節(jié)需20ms。適合于信息量不大，經(jīng)常要改寫，掉電后仍保存場(chǎng)合。9.3試用ROM陣列圖實(shí)現(xiàn)下列一組多輸出邏輯函數(shù) F1(A,B,C)=AB+AB+BC F2(A,B,C)=m(3,4,5,7) F3(A,B,C)=ABC+ABC+ABC+ABC+ABC解：1111ABCF1F2F3圖9.3.1題9.3陣列圖9.4用恰當(dāng)規(guī)模PROM設(shè)計(jì)2位全加器，輸入被加數(shù)及加數(shù)分別為a2a1和b2b1，低位來(lái)進(jìn)位是CI，輸出本位和21以及向高位進(jìn)位CO2。解：陣列圖如圖所示：1111a1b1CO2211b2a2CI1圖9.3.2題9.4陣列圖9.5用PROM實(shí)現(xiàn)下列碼制轉(zhuǎn)換：（1）4位二進(jìn)制自然碼轉(zhuǎn)換成二進(jìn)制格雷碼。（2）4位二進(jìn)制格雷碼轉(zhuǎn)換成二進(jìn)制自然碼。圖9.3.3題9.5（1）陣列圖圖9.3.4題9.5（2）陣列圖9.6ROM和RAM重要區(qū)別是什么？它們各合用于那些場(chǎng)合？答：重要區(qū)別是ROM工作時(shí)只能讀出，不能寫入，但斷電后來(lái)所存數(shù)據(jù)不會(huì)丟失；RAM工作時(shí)能對(duì)位讀寫，但掉電后來(lái)數(shù)據(jù)丟失。ROM合用于存儲(chǔ)固定信息；RAM合用于存儲(chǔ)暫存信息。9.7有容量為256×4,64K×1,1M×8,128K×16為ROM,試分別回答:這些ROM有多少個(gè)基本存儲(chǔ)單元?這些ROM每次訪問(wèn)幾種基本存儲(chǔ)單元?這些ROM個(gè)有多少個(gè)地址線?答：(1)分別有1024個(gè),1024×64個(gè),1M×8,128K×16個(gè)（2）分別為4個(gè),1個(gè),8個(gè),16個(gè)（3）分別有2, 16,20,17條地址線 9.82114RAM（1024×4位）存儲(chǔ)器為64×64矩陣，它地址輸入線，行地址輸入線，列地址輸入線，輸入/輸出線各是多少條？每條列選取輸出線同步接幾位？答：地址輸入線10條；行地址輸入線6條；列地址輸入線4條；輸入輸出線4條；每條列選輸出線同步接四位。9.9試用5位擴(kuò)展辦法將兩片256×4位RAM構(gòu)成一種256×8RAM，畫出電路圖。圖9.3.5題9.9RAM擴(kuò)展圖9.10用2114構(gòu)成2K×8靜態(tài)存儲(chǔ)器，畫出邏輯圖（參閱教材P236例9.2.1）9.11闡明串行存儲(chǔ)器與ROM、RAM區(qū)別。串行存儲(chǔ)器依照不同可分為哪幾種形式？依照移位寄存器采用類型不同又分為哪幾種？答：（1）SAM工作時(shí)既可讀出又可寫入，這一點(diǎn)相稱于RAM而不同于ROM，但RAM可對(duì)位讀寫，而SAM中數(shù)據(jù)是按順序串行寫入或讀出，讀寫時(shí)間較長(zhǎng)，但是是非破壞性讀寫。（2）按構(gòu)造分類可分為：先進(jìn)先出、先進(jìn)后出。（3）可分為MOS移位寄存器型SAM和CCD移位寄存器型SAM。10.1PLD器件有哪幾種分類辦法？按不同辦法劃分PLD器件分別有哪幾種類型？解：PLD器件普通有兩種分類辦法：按集成度分類和按編程辦法分類。按集成度分類，PLD器件可分為低密度可編程邏輯器件（LDPLD）和高密度可編程邏輯器件（HDPLD）兩種。詳細(xì)分類如下：按編程辦法分類，PLD器件可分為一次性編程可編程邏輯器件、紫外線可擦除可編程邏輯器件、電可擦除可編程邏輯器件和采用SRAM構(gòu)造可編程邏輯器件四種。10.2PLA、PAL、GAL和FPGA等重要PLD器件基本構(gòu)造是什么？解：PLA與陣列、或陣列都可編程；PAL與陣列可編程、或陣列固定、輸出構(gòu)造固定；GAL與陣列可編程、或陣列固定、輸出構(gòu)造可由顧客編程定義；FPGA由CLB、IR、IOB和SRAM構(gòu)成。邏輯功能塊（CLB）排列成陣列構(gòu)造，通過(guò)可編程內(nèi)部互連資源（IR）連接這些邏輯功能塊，從而實(shí)現(xiàn)一定邏輯功能，分布在芯片四周可編程I/O模塊（IOB）提供內(nèi)部邏輯電路與芯片外部引出腳之間編程接口，呈陣列分布靜態(tài)存儲(chǔ)器（SRAM）存儲(chǔ)所有編程數(shù)據(jù)。10.3PAL器件輸出與反饋構(gòu)造有哪幾種？各有什么特點(diǎn)？解：PAL器件輸出與反饋構(gòu)造有如下幾種：專用輸出構(gòu)造：輸出端為一種或門或者或非門或者互補(bǔ)輸出構(gòu)造?？删幊梯斎?輸出構(gòu)造：輸出端具備輸出三態(tài)緩沖器和輸出反饋特點(diǎn)。寄存器輸出構(gòu)造：輸出端具備輸出三態(tài)緩沖器和D觸發(fā)器，且D觸發(fā)器端又反饋至與陣列。異或輸出構(gòu)造：與寄存器輸出構(gòu)造類似，只是在或陣列輸出端又增長(zhǎng)了異或門。10.4試分析圖P10.4給出用PAL16R4構(gòu)成時(shí)序邏輯電路邏輯功能。規(guī)定寫出電路勉勵(lì)方程、狀態(tài)方程、輸出方程，并畫出電路狀態(tài)轉(zhuǎn)移圖。工作時(shí)，11腳接低電平。圖中畫“×”與門表達(dá)編程時(shí)沒(méi)有運(yùn)用，由于未編程時(shí)這些與門所有輸入端均有熔絲與列線相連，因此它們輸出恒為0。為簡(jiǎn)化作圖，所有輸入端交叉點(diǎn)上“×”不再畫，而改用與門符號(hào)里面“×”代替。（提示：R為同步清0控制端，C為進(jìn)位信號(hào)輸出端）解：電路邏輯功能：輸出為循環(huán)碼模16加法計(jì)數(shù)器，R為同步清0控制端，1有效，C為進(jìn)位信號(hào)輸出端，為0時(shí)，表達(dá)計(jì)數(shù)器處在最大值。10.5GAL和PAL有哪些異同之處？各有哪些突出特點(diǎn)？解：GAL和PAL相似之處：基本構(gòu)造都是與陣列可編程，或陣列固定PLD。相異之處：PAL輸出構(gòu)造固定，而GAL輸出構(gòu)造可由顧客編程擬定；相稱一某些PAL器件采用熔斷絲工藝，而GAL器件采用EECMOS工藝。突出特點(diǎn)：用PAL器件設(shè)計(jì)電路時(shí)，不同應(yīng)用場(chǎng)合，應(yīng)選用不同型號(hào)PAL器件，且相稱一某些PAL器件為一次性編程。同一型號(hào)GAL器件可應(yīng)用于不同設(shè)計(jì)場(chǎng)合，且可多次編程。10.6GAL16V8OLMC有哪幾種詳細(xì)配備？解：在SYN、AC0、AC1（n）控制下，OLMC可配備成5種不同工作模式：SYN=1，AC0=0，AC1（n）=1時(shí)，為專用輸入模式；SYN=1，AC0=0，AC1（n）=0時(shí)，為專用組合輸出模式；SYN=1，AC0=1，AC1（n）=1時(shí)，為反饋組合輸出模式；SYN=0，AC0=1，AC1（n）=1時(shí)，為時(shí)序電路中組合輸出模式；SYN=0，AC0=1，AC1（n）=0時(shí)，為寄存器輸出模式；10.7ispGAL16Z8在構(gòu)造上與GAL16V8相比有哪些異同之處？解：ispGAL16Z8除了包具有GAL16V8構(gòu)造外，比GAL16V8增長(zhǎng)了4條引線：數(shù)據(jù)時(shí)鐘DCLK，串行數(shù)據(jù)輸入SDI，串行數(shù)據(jù)輸出SDO及方式控制MODE；增長(zhǎng)了與編程關(guān)于附加控制邏輯和移位寄存器。10.8GAL16V8電子標(biāo)簽有什么作用？它最多由幾種字符構(gòu)成？加密后電子標(biāo)簽還能否讀出？解：電子標(biāo)簽起到標(biāo)記作用，可供顧客存儲(chǔ)各種備查信息，如器件編號(hào)、電路名稱、編程日期、編程次數(shù)等。電子標(biāo)簽最多可由8個(gè)字節(jié)任意字符構(gòu)成。它不受加密位控制，隨時(shí)都可訪問(wèn)讀出。10.9GAL16V8用作時(shí)序邏輯設(shè)計(jì)時(shí)，其時(shí)鐘和輸出使能信號(hào)如何加入？輸出使能信號(hào)是高電平有效還是低電平有效？解：GAL16V8用作時(shí)序邏輯設(shè)計(jì)時(shí)，1腳接時(shí)鐘信號(hào)CLK，11腳接輸出使能信號(hào)，為低電平有效。10.10GAL16V8每個(gè)輸出最多可有多少個(gè)乘積項(xiàng)？如規(guī)定用GAL16V8來(lái)實(shí)現(xiàn)包括9個(gè)乘積項(xiàng)函數(shù)F=PT1+PT2+PT3+PT4+PT5+PT6+PT7+PT8+PT9，怎么辦？解：GAL16V8每個(gè)輸出最多可有8個(gè)乘積項(xiàng)。令F1=PT1+PT2+PT3+PT4+PT5+PT6+PT7，用2個(gè)OLMC來(lái)實(shí)現(xiàn)函數(shù)F（此時(shí)GAL16V8OLMC工作在反饋組合輸出模式，最多能實(shí)現(xiàn)7個(gè)乘積項(xiàng)相加），一種OLMC實(shí)現(xiàn)7個(gè)乘積項(xiàng)相加（即函數(shù)F1），從相應(yīng)芯片引腳輸出并反饋到與陣列，使F1作為一種輸入項(xiàng)，另一種OLMC實(shí)現(xiàn)F1和PT8、PT9相加，從相應(yīng)芯片引腳輸出，從而實(shí)現(xiàn)函數(shù)F。10.11Xilinx公司LCA系列FPGA由哪幾種邏輯單元構(gòu)成？這些邏輯單元分別起什么作用？解：Xilinx公司LCA系列FPGA由可編程邏輯模塊（CLB）、可編程I/O模塊（IOB）、可編程互連資源（IR）和靜態(tài)存儲(chǔ)器（SRAM）4種邏輯單元構(gòu)成。CLB用來(lái)實(shí)現(xiàn)規(guī)模不大組合或時(shí)序邏輯電路；IOB用來(lái)連接內(nèi)部邏輯電路與芯片外部引出腳；IR用來(lái)連接CLB與CLB，CLB與IOB，實(shí)現(xiàn)復(fù)雜邏輯功能；SRAM存儲(chǔ)編程數(shù)據(jù)。10.12XC系列CLB組合邏輯電路輸入線和輸出線各有幾根？可以實(shí)現(xiàn)什么樣邏輯函數(shù)？解：XC系列CLB組合邏輯電路有4個(gè)輸入線（A、B、C、D）和2個(gè)輸出線（X、Y）?？梢詫?shí)現(xiàn)4變量組合邏輯函數(shù)、或兩個(gè)3變量組合邏輯函數(shù)、或具有A、B、C、D、Q五個(gè)變量組合邏輯函數(shù)。10.13XC系列IOB可以配備為哪幾種IO形式？解：XC系列IOB可以配備為5種IO形式：組合輸入、寄存器輸入、組合輸出、帶三態(tài)控制輸出緩沖、雙向I/O。10.14XC系列IR有哪幾種形式？分別起什么作用？解：XC系列IR可分為三類：金屬線、開(kāi)關(guān)矩陣和可編程連接點(diǎn)。金屬線又可分為通用互連、直接互連和長(zhǎng)線三種，金屬線是連接各模塊通道，形成由各種CLB、IOB構(gòu)成電路；開(kāi)關(guān)矩陣、可編程連接點(diǎn)都為可編程開(kāi)關(guān)，用來(lái)連接各金屬線段。10.15ispLSI器件在構(gòu)造上分為幾種某些？解：ispLSI器件在構(gòu)造上分為5個(gè)某些：通用邏輯模塊（GLB）、集總布線區(qū)（GRP）、輸出布線區(qū)（ORP）、輸入/輸出單元（IOC）和時(shí)鐘分派網(wǎng)絡(luò)。10.16ispLSI1000系列GLB分幾種某些？各有什么功能？解：ispLSI1000系列GLB分為4個(gè)某些：與陣列、乘積項(xiàng)共享陣列、4輸出邏輯宏單元和控制邏輯。與陣列：形成20個(gè)乘積項(xiàng)。乘積項(xiàng)共享陣列：容許GLB4個(gè)輸出共享來(lái)自與陣列20個(gè)乘積項(xiàng)。4輸出邏輯宏單元：用于實(shí)現(xiàn)組合輸出或時(shí)序輸出?？刂七壿嫞河糜诋a(chǎn)生時(shí)鐘信號(hào)、復(fù)位信號(hào)、輸出使能信號(hào)。10.17ispLSI器件中乘積項(xiàng)有各種用途，請(qǐng)列出ispLSI1000系列20個(gè)乘積項(xiàng)功能。解：乘積項(xiàng)0，4，8，13可作為異或門輸入，或作為或門輸入，或直接作為觸發(fā)器輸入。乘積項(xiàng)12，17，18，19可不加入相應(yīng)或門，乘積項(xiàng)12用作乘積項(xiàng)時(shí)鐘或復(fù)位信號(hào)，乘積項(xiàng)19可用作復(fù)位信號(hào)或輸出使能信號(hào)。別的乘積項(xiàng)作或門輸入。11.1什么是硬件描述語(yǔ)言？與其他HDL語(yǔ)言相比，用VHDL語(yǔ)言設(shè)計(jì)電子線路有什么長(zhǎng)處？解：可以描述硬件電路功能，信號(hào)連接關(guān)系及定期關(guān)系一種語(yǔ)言，稱為硬件描述語(yǔ)言。和其他HDL語(yǔ)言相比，VHDL語(yǔ)言長(zhǎng)處如下：易于共享和交流。易于將VHDL代碼在不向工作平臺(tái)（如工作站和PC機(jī)）和開(kāi)發(fā)工具之間互換。設(shè)計(jì)成果與工藝無(wú)關(guān)。設(shè)計(jì)者可以專心致力于其功能，即需求規(guī)范實(shí)現(xiàn)，而不需要對(duì)不影響功能與工藝關(guān)于因素耗費(fèi)過(guò)多時(shí)間和精力。設(shè)計(jì)辦法靈活、支持廣泛。VHDL語(yǔ)言可以支持自上而下（TopDown）和基于庫(kù)（Library-Based）設(shè)計(jì)辦法，支持同步電路、異步電路、FPGA以及其他隨機(jī)電路設(shè)計(jì)。系統(tǒng)硬件描述能力強(qiáng)。VHDL語(yǔ)言具備多層次描述系統(tǒng)硬件功能能力，可以從系統(tǒng)數(shù)學(xué)模型直至門級(jí)電路。此外，高層次行為描述可以與低層次RTL描述和構(gòu)造描述混合使用。11.2試簡(jiǎn)述用VHDL語(yǔ)言設(shè)計(jì)電子線路普通流程。解：所謂用VHDL設(shè)計(jì)是指由設(shè)計(jì)者編寫代碼，然后用模仿器驗(yàn)證其功能，再把這些代碼綜合成一種與工藝無(wú)關(guān)網(wǎng)絡(luò)表，即翻譯成由門和觸發(fā)器等基本邏輯元件構(gòu)成原理圖（門級(jí)電路），最后完畢硬件設(shè)計(jì)。VHDL普通設(shè)計(jì)流程如下圖P11.2所示，分5步進(jìn)行。圖P11.2VHDL普通設(shè)計(jì)流程第1步：系統(tǒng)分析和劃分。第2步：行為級(jí)描述和仿真。第3步：RTL級(jí)描述和仿真。第4步：邏輯綜合。第5步：電路物理實(shí)現(xiàn)。11.3VHDL語(yǔ)言由幾種設(shè)計(jì)單元構(gòu)成？分別是什么？哪些某些是可以單獨(dú)編譯源設(shè)計(jì)單元？解：VHDL語(yǔ)言由實(shí)體（entity）、構(gòu)造體（architecture）、配備（configuration）、包集合（package）和庫(kù)（library）5個(gè)某些構(gòu)成。前4種是可分別編譯源設(shè)計(jì)單元。11.4對(duì)下面功能寫一種實(shí)體(component_a)和一種構(gòu)造體(rtl)d_out<＝(a_inandb_in)andc_in;類型指定為std_logic。解：entitycomponent_aisport(a_in,b_in,c_in：instd_logic；d_out：outstd_logic);endcomponent_a；--實(shí)體architecturertlofcomponent_aisbegind_out<＝(a_inandb_in)andc_in;endrtl；--構(gòu)造體11.5一種程序包由哪兩某些構(gòu)成？包體普通包括哪些內(nèi)容？解：一種程序包由下面兩某些構(gòu)成：包頭某些和包體某些。包體(body)由包頭中指定函數(shù)和過(guò)程程序體構(gòu)成，描述包頭中所闡明子程序（即函數(shù)和過(guò)程）行為，包體可以與元件一種architecture類比。11.6數(shù)據(jù)類型bit在哪個(gè)庫(kù)中定義？哪個(gè)（哪些）庫(kù)和程序包總是可見(jiàn)？解：數(shù)據(jù)類型bit在原則庫(kù)std中定義。VHDL原則中規(guī)定工作庫(kù)work、原則庫(kù)std及std庫(kù)中standard程序包總是可見(jiàn)。11.7VHDL語(yǔ)言中，3類數(shù)據(jù)對(duì)象——常數(shù)、變量、信號(hào)實(shí)際物理含義是什么？解：常數(shù)是一種恒定不變值，在數(shù)字電路設(shè)計(jì)中慣用來(lái)表達(dá)電源和地等。變量是一種局部量，用來(lái)暫時(shí)保存信息，與硬件之間沒(méi)有相應(yīng)關(guān)系。信號(hào)是電子電路內(nèi)部硬件連接抽象，是一種全局量，它相應(yīng)地代表物理設(shè)計(jì)中某一條硬件連接線。11.8變量和信號(hào)在描述和使用時(shí)有哪些重要區(qū)別？解：變量只能在進(jìn)程（process）和子程序（涉及函數(shù)（function）和過(guò)程（procedure）兩種）中闡明和使用；是一種局部量，不能將信息帶出對(duì)它做出定義當(dāng)前設(shè)計(jì)單元；用來(lái)暫時(shí)保存信息，與硬件之間沒(méi)有相應(yīng)關(guān)系；對(duì)變量賦值是及時(shí)生效，不存在任何延時(shí)行為；賦值符號(hào)為“:=”。信號(hào)只能在VHDL并行某些闡明，在順序某些和并行某些都可以使用；是一種全局量，用來(lái)進(jìn)行進(jìn)程之間通信；是電子電路內(nèi)部硬件連接抽象，它相應(yīng)地代表物理設(shè)計(jì)中某一條硬件連接線；對(duì)信號(hào)賦值不是及時(shí)進(jìn)行，即需要通過(guò)一段延時(shí)，信號(hào)才干得到新值，明顯地體現(xiàn)了硬件系統(tǒng)特性；賦值符號(hào)為“<=”。11.9bit和std_logic兩種數(shù)據(jù)類型有什么區(qū)別？解：數(shù)據(jù)類型bit只有兩種取值‘0’和‘1’；數(shù)據(jù)類型std_logic有9種取值，分別是‘U’,‘X’,‘0’,‘1’,‘Z’,‘W’,‘L’,‘H’,‘-’；其中，‘U’–Uninitialized（未定）‘X’--ForcingUnknown（強(qiáng)未知）‘0’--Forcing0（強(qiáng)0）‘1’--Forcing1（強(qiáng)1）‘Z’--HighImpedance（高阻）‘W’--WeakUnknown（弱未知）‘L’--Weak0（弱0）‘H’--Weak1（弱1）‘-’--Don’tcare（無(wú)關(guān)，即不也許狀況）11.10VHDL語(yǔ)言中，如下3個(gè)表達(dá)式與否等效？為什么？a＜=notband(cord);a＜=notbandcord;a＜=not(bandc)ord;解：這3個(gè)表達(dá)式不等效（因素略）。11.11進(jìn)程（process）啟動(dòng)條件是什么？解：為啟動(dòng)進(jìn)程，在進(jìn)程構(gòu)造中必要包括一種顯式敏感信號(hào)表或包括一種wait語(yǔ)句，即只有敏感信號(hào)表中或wait語(yǔ)句后敏感信號(hào)發(fā)生變化，進(jìn)程才被啟動(dòng)。11.12什么是層次化設(shè)計(jì)？解：在一種大型設(shè)計(jì)中，普通一種實(shí)體（稱頂層實(shí)體）中包括若干個(gè)元件（實(shí)體），并將其互相連接起來(lái)。元件可以嵌套，即低層元件又可以包括更低一層元件。這種設(shè)計(jì)辦法稱為層次化設(shè)計(jì)。運(yùn)用層次化描述辦法可以將已有設(shè)計(jì)成果以便地用到新設(shè)計(jì)中，大大提高設(shè)計(jì)效率。11.13用VHDL描述圖p11.13所示方框圖，即在元件top中例化元件c1（2次）和元件c2。圖p11.13解：entitytopisport(a，b，c，d：instd_logic；q：outstd_logic)；endtop；architecturehierarchy_topoftopiscomponentc1port(a，b：instd_logic；q1：outstd_logic)；endcomponent;componentc2port(d1，d2：instd_logic；q：outstd_logic)；endcomponent;signalil，i2：std_logic；beginu1：c1portmap(a，b，il)；u2：c1portmap(c，d，i2)；u3：c2portmap(i1，i2，q)；endhierarchy_top；11.14試用case語(yǔ)句設(shè)計(jì)一種四——十六線譯碼器。解：libraryieee;useieee.std_logic_1164.all;entitydeco_4_16isport(en:instd_logic；a：instd_logic_vector(3downto0);y：outstd_logic_vector(15downto0));enddeco_4_16;architecturertlofdeco_4_16issignaltemp_out：std_logic_vector(15downto0);beginprocess(en,a)beginif(en='0')thencaseaiswhen"0000"=>temp_out<="1110";when"0001"=>temp_