第3章 組合邏輯電路

第3章

組合邏輯電路第3章組合邏輯電路SSI組合邏輯電路的分析和設(shè)計(jì)

3.1編碼器

3.2譯碼器

3.3數(shù)據(jù)選擇器

3.4加法器

3.5數(shù)值比較器

3.63.1SSI組合邏輯電路的分析和設(shè)計(jì)

3.1.1

SSI組合邏輯電路的分析方法

3.1.2

SSI組合邏輯電路的設(shè)計(jì)方法

組合邏輯電路的分析步驟：(1)寫出邏輯函數(shù)表達(dá)式(2)化簡(jiǎn)邏輯函數(shù)式(3)列真值表(4)說(shuō)明功能3.1.1SSI組合邏輯電路的分析方法

組合邏輯電路設(shè)計(jì)步驟：(1)分析設(shè)計(jì)要求，設(shè)置輸入和輸出變量(2)列真值表(3)寫出邏輯表達(dá)式，并化簡(jiǎn)(4)畫邏輯電路圖3.1.2SSI組合邏輯電路的設(shè)計(jì)方法

3.2編碼器3.2.1

編碼器的原理與分類

3.2.2集成編碼器

1．二進(jìn)制編碼器

實(shí)現(xiàn)用n位二進(jìn)制數(shù)碼對(duì)N(N=2n)個(gè)輸入信號(hào)進(jìn)行編碼的電路叫做二進(jìn)制編碼電路。其特點(diǎn)是，任一時(shí)刻只能對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼，即只允許—個(gè)輸入信號(hào)為有效電平，而其余信號(hào)均為無(wú)效電平。3.2.1編碼器的原理與分類

圖3-1所示電路是實(shí)現(xiàn)由3位二進(jìn)制代碼對(duì)8個(gè)輸入信號(hào)進(jìn)行編碼的二進(jìn)制編碼器，這編碼器有8根輸入線，3根輸出線，常稱為8／3線編碼器。圖3-1

3位二進(jìn)制編碼器邏輯圖

采用組合邏輯電路分析的方法對(duì)圖3-1進(jìn)行邏輯分析，可列出各輸出邏輯表達(dá)式如下：2．二-十進(jìn)制編碼器

實(shí)現(xiàn)用四位二進(jìn)制代碼對(duì)一位十進(jìn)制數(shù)碼進(jìn)行編碼的數(shù)字電路叫做二-十進(jìn)制編碼器，簡(jiǎn)稱為BCD碼編碼器。

BCD碼有多種，所以BCD碼編碼器也有多種。最常見(jiàn)的BCD碼編碼器是8421BCD碼編碼器，它有10根輸入線，4根輸出線，常稱為10／4線編碼器。其特點(diǎn)也是任一時(shí)刻只允許對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼。圖3-2所示就是8421BCD編碼器。圖3-2

8421BCD碼編碼器的邏輯圖

3．優(yōu)先編碼器

優(yōu)先編碼器在多個(gè)信息同時(shí)輸入時(shí)只對(duì)輸入中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼，編碼具有惟一性。優(yōu)先級(jí)別是由編碼者事先規(guī)定好的。顯然，優(yōu)先編碼器改變了上述兩種編碼器任一時(shí)刻只允許一個(gè)輸入有效的輸入方式。在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。圖3-3為3位二進(jìn)制優(yōu)先編碼器的邏輯圖。如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。圖3-3

二進(jìn)制優(yōu)先編碼器的邏輯圖

1．集成3位二進(jìn)制優(yōu)先編碼器(8／3線)148

148主要包括TTL系列中的54／74148、54／74LS148、54／74F148和CMOS系列中的54／74HCl48、40H148等。其外引腳排列圖如圖3-4所示。3.2.2集成編碼器

圖3-4

3位二進(jìn)制優(yōu)先編碼器148外引腳排列圖

2．集成二-十進(jìn)制優(yōu)先編碼器(10／4線)147

147主要包括TTL系列中的54／74147、54／74LS147和CMOS系列中的54／74HC147、54／74HCTl47和40H147等。其外引腳排列圖如圖3-5所示。圖3-5

二-十進(jìn)制優(yōu)先編碼器147引腳排列圖

3.3譯碼器3.3.1

譯碼器的原理及分類

3.3.2集成譯碼器

1．二進(jìn)制譯碼器

將輸入的二進(jìn)制代碼“翻譯”成為原來(lái)對(duì)應(yīng)信息的組合邏輯電路，稱為二進(jìn)制譯碼器。它具有n個(gè)輸入端，2n個(gè)輸出端，故稱之為n／2n線譯碼器。3.3.1譯碼器的原理及分類

對(duì)應(yīng)每一組輸入代碼，只有其中—個(gè)輸出端為有效電平，其余輸出端均為無(wú)效電平。圖3-6所示為3／8線譯碼器的邏輯電路圖。圖3-6

3/8線譯碼器邏輯圖2．二-十進(jìn)制譯碼器

二-十進(jìn)制譯碼器(又稱為BCD碼譯碼器)是將輸入的每一組4位二進(jìn)制碼翻譯成對(duì)應(yīng)的1位十進(jìn)制數(shù)。因編碼過(guò)程不同、即編碼時(shí)采用的BCD碼不同、所以相應(yīng)的譯碼過(guò)程也不同，故BCD碼譯碼器有多種。但此種譯碼器都有4個(gè)輸入端，10個(gè)輸出端，常稱之為4／10線譯碼器。8421BCD碼譯碼器是最常用的BCD碼譯碼器，圖3-14所示是其邏輯圖。圖3-7所示8421BCD碼譯碼器各輸出端的輸出邏輯表達(dá)式如下：圖3-7

8421BCD碼譯碼器邏輯圖3．?dāng)?shù)字顯示譯碼器

（1）顯示器件數(shù)字顯示器件的種類很多，按發(fā)光物質(zhì)的不同分為半導(dǎo)體(發(fā)光二圾管)顯示器、液晶顯示器、熒光顯示器和輝光顯示器等；按組成數(shù)字的方式不同，又可分為分段式顯示器、點(diǎn)陣式顯示器和字型重疊式顯示器等。

(2)七段顯示譯碼器七段顯示譯碼器的輸入信號(hào)為8421BCD碼，輸出信號(hào)應(yīng)該能夠驅(qū)動(dòng)半導(dǎo)體七段顯示器相應(yīng)段發(fā)光。對(duì)于共陰極七段顯示器，待點(diǎn)亮的段應(yīng)給予高電平驅(qū)動(dòng)信號(hào)，對(duì)于共陽(yáng)極七段顯示器，待點(diǎn)亮的段應(yīng)給予低電平驅(qū)動(dòng)信號(hào)。1．3位二進(jìn)制譯碼器(3／8線)138

138包括TTL系列中的54／74LSl38、54／74S138、54／74ALS138、54／74F138和54／74AS138，CMOS系列中的54／74HCl38、54／74HCTl38和40H138等。138為3位二進(jìn)制譯碼器，其外引腳排列如圖3-8所示。3.3.2集成譯碼器

圖3-8

138外排列圖

2．8421BCD碼譯碼器(4／10線)42

此種譯碼器包含有TTL系列的54／7442、54／74LS42和CMOS中的54／74HC42、54/74HCT42及40HC42等。其外引腳排列圖如圖3-9所示。圖3-9

8421BCD碼譯碼器42的外引腳排列圖

3．七段顯示譯碼器48

48主要有TTL系列中的74LS48等。其引腳排列圖如圖3-10所示。七段顯示譯碼器48與共陰極七段數(shù)碼管顯示器BS201A的連接方法如圖3-11所示。圖3-10

七段顯示譯碼器48的外引腳排列圖

圖3-11

七段顯示譯碼器48與BS201A的鏈接方法

3.4數(shù)據(jù)選擇器

3.4.1

數(shù)據(jù)選擇器的工作原理

3.4.2集成數(shù)據(jù)選擇器

3.4.3

工程應(yīng)用3.4.4

數(shù)據(jù)分配器如圖3-12所示是4選1選擇器的邏輯圖。由圖3-12可寫出4選1數(shù)據(jù)選擇器數(shù)出邏輯表達(dá)式：

由邏輯表達(dá)式可列出功能表如表3-1所示。3.4.1數(shù)據(jù)選擇器的工作原理

圖3-12

4選1選擇器

使能控制地址輸入輸出A1

A0

Y1××0000D0

001D1

010D2

011D3

表3-1

4選1功能表

圖3-13為8選1數(shù)據(jù)選擇器74LSl51的邏輯符號(hào)及集成電路引腳排列圖。74LSl51是具有互補(bǔ)輸出的選擇器，即輸出有原碼和反碼兩個(gè)輸出端。其邏輯表達(dá)式為：3.4.2集成數(shù)據(jù)選擇器

圖3-13

8選1數(shù)據(jù)選擇器74LS1511．?dāng)?shù)據(jù)選擇器的擴(kuò)展

如果現(xiàn)有選擇器的通道數(shù)不足，則可以通過(guò)選通端以及外加電路用多塊組件來(lái)加以擴(kuò)展。例如用兩塊4選1數(shù)據(jù)選擇器實(shí)現(xiàn)8選1功能。利用選通端來(lái)擴(kuò)展，如圖3-14所示。3.4.3工程應(yīng)用

圖3-14

用選通端擴(kuò)展通道

2．?dāng)?shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路

(1)邏輯函數(shù)變量個(gè)數(shù)與數(shù)據(jù)選擇器選擇輸入端的數(shù)目相同邏輯函數(shù)的變量個(gè)數(shù)與數(shù)據(jù)選擇器選擇輸入端的數(shù)目相同時(shí)，邏輯函數(shù)的全部最小項(xiàng)和數(shù)據(jù)選擇器的數(shù)據(jù)輸入端的數(shù)目相同，此時(shí)可直接用數(shù)據(jù)選擇器實(shí)現(xiàn)所要實(shí)現(xiàn)的理輯函數(shù)。

(2)邏輯函數(shù)變量的個(gè)數(shù)大于數(shù)據(jù)選擇器選擇輸入端的數(shù)目當(dāng)邏輯函數(shù)的變量個(gè)數(shù)大于數(shù)據(jù)選擇器選擇輸入端的數(shù)目時(shí)，將根據(jù)選擇器的地址輸入端對(duì)應(yīng)分配變量。多余的變量按一定的規(guī)則接到數(shù)據(jù)輸入端，在數(shù)據(jù)選擇器的輸出端即可得到所要實(shí)現(xiàn)的邏輯函數(shù)。1．?dāng)?shù)據(jù)分配器的原理

數(shù)據(jù)分配器的邏輯功能是，將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端中的1個(gè)輸出端，具體傳送到哪一個(gè)輸出端，也是由一租選擇控制信號(hào)確定。數(shù)據(jù)分配器的邏輯框圖及等效電路如圖3-15所示。3.4.4數(shù)據(jù)分配器

圖3-15

數(shù)據(jù)分配器的邏輯框圖及等效電路

2．?dāng)?shù)據(jù)分配器的實(shí)現(xiàn)電路

作為數(shù)據(jù)分配器使用的譯碼器必須具有“使能端”，且“使能端”要作為數(shù)據(jù)輸入端使用，而譯碼器的輸入端要作為通道選擇地址碼輸入端，譯碼器的輸出端就是分配器的輸出端。作為數(shù)據(jù)分配器使用的譯碼器通常是二進(jìn)制譯碼器。圖3-16是將2／4線譯碼器作為數(shù)據(jù)分配器使用的邏輯圖。圖3-16

2/4線譯碼器作為數(shù)據(jù)分配器

3.5加法器

3.5.1

半加器和全加器

3.5.2多位加法器

1．半加器

兩個(gè)一位二進(jìn)制數(shù)相加有兩個(gè)輸入，即被加數(shù)A和加數(shù)B，而輸出也有兩個(gè)，一個(gè)是本位的和S，一個(gè)是向高位的進(jìn)位CO。邏輯圖如圖3-17(a)所示，由圖可寫出表達(dá)式：3.5.1半加器和全加器

列出真值表如表3-2所示,由于該加法器輸入中未考慮來(lái)自低位的進(jìn)位，故叫半加器，邏輯符號(hào)如圖3-17(b)所示。圖3-17

半加器

ABCI

COS0000000100010010111010001101101101011111表3-2

一位全加器的真值

2．一位全加器

一位全加器如圖3-18所示，它有三個(gè)輸入，即被加數(shù)A，加數(shù)B和來(lái)自低位的進(jìn)位CI。輸出是兩個(gè)，一個(gè)是本位和S，一個(gè)是向高位的進(jìn)位CO。由于考慮了來(lái)自低位的進(jìn)位，故叫全加器。由邏輯圖3-18（a)可寫出輸出量S和CO的表達(dá)式：列出真值表如表3-2所示，由真值表可看出該電路符合一位全加器的邏輯功能,其邏輯符號(hào)如圖3-18(b)所示。圖3-18

一位全加器

1．逐位進(jìn)位加法器

如2個(gè)四位二進(jìn)制數(shù)相加，如圖3-19所示。運(yùn)算過(guò)程中必須保證低位運(yùn)算完成，相鄰的高位再運(yùn)算，否則進(jìn)位數(shù)無(wú)法保證，故也叫做串行進(jìn)位加法器。這種串行進(jìn)位的方式運(yùn)算速度較低。3.5.2多位加法器

圖3-19

四位逐位進(jìn)位加法器

2．超前進(jìn)位加法器

串行進(jìn)位加法器工作速度慢，為提高工作速度而采用超前進(jìn)位的方式，也叫并行進(jìn)