ISE設計流程1課件

ISE設計流程2024/4/16ISE設計流程[1]Outline1、ISE設計流程2、Example2024/4/162ISE設計流程[1]傳統(tǒng)數(shù)字系統(tǒng)設計流程設計目標人工給出真值表人工化簡卡諾圖得到最簡表達式人工使用LSI電路實現(xiàn)系統(tǒng)調試和驗證2024/4/163ISE設計流程[1]現(xiàn)代數(shù)字系統(tǒng)設計流程設計目標設計輸入功能級仿真邏輯綜合時序仿真系統(tǒng)調試與驗證entitylab1isport(a,b,c:instd_logic;y:outstd_logic);endlab1;

architecturertloflab1isbeginy<=aor(candb);endrtl;綜合后仿真轉換(Translate)轉換(Translate)映射(Map)適配(Fit)布局和布線(PAR)設計下載CPLD設計FPGA設計實現(xiàn)CLBCLBCLBCLB配置文件加載后，用示波器、邏輯分析儀、軟件程序觀察2024/4/164ISE設計流程[1]ISE完整設計功能2024/4/165ISE設計流程[1]ISE軟件操作流程2024/4/166ISE設計流程[1]ISE設計流程SimulationFlowSimulationCompilerVHDLSimulationWaveformVHDLLibrary

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TestVectorsOptionalVHDLModelSimulationTools？ISIMModelsim2024/4/167ISE設計流程[1]SynthesisFlowSynthesisCompilerSimulationWaveformVHDLLibraryNetlistTextOutput

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VHDLModelSynthesisTools？2024/4/168ISE設計流程[1]常用的開發(fā)工具MatlabISEModelSimChipscope2024/4/169ISE設計流程[1]ISE主界面源文件窗口處理子窗口腳本子窗口工作區(qū)子窗口2024/4/1610ISE設計流程[1]ISE設計實例3比特計數(shù)器2024/4/1611ISE設計流程[1]新建工程工程名器件名字生成了空的工程框架2024/4/1612ISE設計流程[1]建立/添加新的設計文件塊存儲器映像文件在線邏輯分析儀Chipscope定義和連接文件實現(xiàn)約束文件IP生成向導存儲器文件原理圖文件用戶文檔文件Verilog模塊模板文件Verilog測試平臺模板文件VHDL模塊模板文件VHDL庫模板文件VHDL包模板文件VHDL測試平臺模板文件片上系統(tǒng)設計向導2024/4/1613ISE設計流程[1]綜合在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務：查看RTL原理圖（ViewRTLschematic）查看技術原理圖（ViewTechnologySchematic）檢查語法（CheckSyntax）產(chǎn)生綜合后仿真模型（GeneratePost-SynthesisSimulationModel）。選中該選項并將其展開2024/4/1614ISE設計流程[1]行為級仿真點擊“按鈕”，直到出現(xiàn)窗口波形仿真波形窗口2024/4/1615ISE設計流程[1]添加實現(xiàn)約束文件實現(xiàn)約束文件top.ucf已經(jīng)添加到設計中選擇top.vhd選擇UserConstraints,并展開該選項雙擊I/OPinPlaning(PlanAhead)-Post-Synthesis2024/4/1616ISE設計流程[1]添加IO約束輸入對應的FPGA的引腳選擇對應引腳的電平LVCMOS33保存引腳約束,并退出該界面2024/4/1617ISE設計流程[1]設計實現(xiàn)選擇ImplementDesign,并展開第一步:轉換“Translate”翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結構和硬件原語。第二步:映射“Map”映射的主要作用是將設計映射到具體型號的器件上。第三步:布局和布線”Place&Route”布局布線的主要作用是調用Xilinx布局布線器，根據(jù)用戶約束和物理約束，對設計模塊進行實際的布局，并根據(jù)設計連接，對布局后的模塊進行布線，產(chǎn)生配置文件。選擇top.vhd2024/4/1618ISE設計流程[1]生成配置bit文件進行JTAG調試生成PROM燒寫文件燒寫PROM2024/4/1619ISE設計流程[1]下載設計到FPGA芯片選擇top.vhd選擇ConfigureTargetDevice,并展開選擇ManageConfigurationProject(iMPACT),并雙擊.ISE設計流程[1]選擇BoundaryScan,(邊界掃描)鼠標右擊該區(qū)域,出現(xiàn)選擇InitializeChain(初始化鏈)下載設計到FPGA芯片ISE設計流程[1]Xcf04s-Xilinx的串行Flash芯片xc3s500e-Xilinx的FPGA芯片兩個芯片連接在JTAG鏈路上點擊“Yes”按鈕下載設計到FPGA芯片ISE設計流程[1]先不燒寫設計到PROM芯片中,所以選擇”Cancel”按鈕下載設計到FPGA芯片ISE設計流程[1]找到設計工程所在的目錄找到要下載的比特流文件top.bit點擊打開按鈕下載設計到FPGA芯片ISE設計流程[1]Spartan-3E支持商用的并行Flash,此處不需要使用它,所以選擇“No”按鈕下載設計到FPGA芯片ISE設計流程[1]下載屬性設置,此處選擇默認設置,然后點擊“OK”按紐下載設計到FPGA芯片ISE設計流程[1]xc3s500e,已經(jīng)分配了下載文件top.bit鼠標右健點擊芯片圖標,出現(xiàn)下面的菜單點擊“Program”選項，開始對FPGA進行編程下載設計到FPGA芯片ISE設計流程[1]點擊“OK”按鈕下載設計到FPGA芯片ISE設計流程[1]出現(xiàn)編程進度條編程完成后，出現(xiàn)下面界面下載設計到FPGA芯片ISE設計流程[1]點擊CreatePROMFile下載設計到FPGA芯片ISE設計流程[1]選擇XilinxFlash/PROM選項點擊該按鈕，進入下一步下載設計到FPGA芯片ISE設計流程[1]下拉框中選擇xcf04s下載設計到FPGA芯片ISE設計流程[1]選擇AddStorageDeviceXCF04S被添加點擊該按鈕，進入下一步下載設計到FPGA芯片ISE設計流程[1]點擊“瀏覽”按鈕，定位要轉換的比特流下載設計到FPGA芯片ISE設計流程[1]定位到設計工程所在的目錄輸入名字“counter_burn”點擊“OK”按鈕生成PROM文件并下載到PROMISE設計流程[1]點擊“OK”按鈕生成PROM文件并下載到PROMISE設計流程[1]選擇top.bit文件點擊“打開”按鈕生成PROM文件并下載到PROMISE設計流程[1]點擊“No”按鈕，不添加其它需要轉換的比特流文件點擊“OK”按鈕生成PROM文件并下載到PROMISE設計流程[1]在主菜單下，選擇Operations->GenerateFile…關閉該界面生成PROM文件并下載到PROMISE設計流程[1]下面將生成的PROM文件燒到PROM芯片中。選擇BoundaryScan準備分配PROM文件給XCF04S生成PROM文件并下載到PROMISE設計流程[1]鼠標右鍵點擊芯片圖標選擇AssignNewConfigurationFile…生成PROM文件并下載到PROMISE設計流程[1]選擇counter_burn.mcs文件點擊“打開”按鈕生成PROM文件并下載到PROMISE設計流程[1]生成PROM文件并下載到PROM鼠標右健點擊芯片圖標,出現(xiàn)下面的菜單點擊“Program”選項，開始對FPGA進行編程ISE設計流程[1]出現(xiàn)編程進度條編程完成后，出現(xiàn)下面界面生成PROM文件并下載到PROMIS