《電工學(xué)》20-秦曾煌主編第六版下冊-電子技術(shù)-第20章

第二十章

門電路和組合邏輯電路(1-0)第二十章門電路和組合邏輯電路§20.1脈沖信號§20.2根本門電路及其組合§20.3TTL門電路§20.4CMOS門電路§20.5邏輯代數(shù)§20.6組合邏輯電路的分析和綜合§20.7加法器§20.8編碼器§20.9譯碼器和數(shù)字顯示1數(shù)字信號和模擬信號電子電路中的信號模擬信號數(shù)字信號隨時間連續(xù)變化時間和幅度都是離散的例：正弦波信號、鋸齒波信號等。例：產(chǎn)品數(shù)量的統(tǒng)計、數(shù)字表盤的讀數(shù)、數(shù)字電路信號等。2模擬信號tV(t)tV(t)數(shù)字信號高電平低電平上升沿下降沿3模擬電路主要研究：輸入、輸出信號間的大小、相位、失真等方面的關(guān)系。主要采用電路分析方法分析，動態(tài)性能用微變等效電路分析。模擬電路:

晶體管一般工作在線性放大區(qū)；數(shù)字電路:

晶體管工作在開關(guān)狀態(tài)，即工作在

飽和區(qū)和截止區(qū)。數(shù)字電路主要研究：電路輸出、輸入間的邏輯關(guān)系。主要的工具是邏輯代數(shù)，電路的功能用狀態(tài)表、邏輯表達式及波形圖表示。模擬電路與數(shù)字電路比較1.電路的特點2.研究的內(nèi)容4模擬電路研究的問題根本電路元件:根本模擬電路:晶體三極管場效應(yīng)管集成運算放大器信號放大及運算(信號放大、功率放大〕信號處理〔采樣保持、電壓比較、有源濾波〕信號發(fā)生〔正弦波發(fā)生器、三角波發(fā)生器、…〕5數(shù)字電路研究的問題根本電路元件：根本數(shù)字電路：邏輯門電路觸發(fā)器組合邏輯電路時序電路〔存放器、計數(shù)器、脈沖發(fā)生器、脈沖整形電路〕A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器6常見脈沖信號§20.1脈沖信號矩形波尖頂波

7實際的矩形波

實際的矩形波參數(shù)脈沖幅度：A脈沖上升沿：tr脈沖下降沿：tf脈沖寬度：tp脈沖周期：T脈沖頻率：f0.9A0.5A0.1AAtttTPrf8正脈沖負脈沖正脈沖和負脈沖正脈沖：脈沖躍變后的值

>

初始值負脈沖：脈沖躍變后的值

<

初始值9在數(shù)字電路中，我們研究的是電路的輸入和輸出之間的邏輯關(guān)系，所以數(shù)字電路又稱邏輯電路，而相應(yīng)的研究工具是邏輯代數(shù)〔布爾代數(shù)〕，其根本邏輯關(guān)系為：與、或、非?！?0.2根本門電路及其組合邏輯門電路的根本概念10在邏輯代數(shù)中，邏輯函數(shù)的變量只能取兩個值〔二值變量〕，即：“0”和“1”，中間值沒有任何意義。“0”和“1”只表示兩個對立的邏輯狀態(tài)。如電位的上下、開關(guān)的開合等。11在邏輯電路中，只有兩種相反的工作狀態(tài)，即高電平和低電平，通常用“1”表示高電平、用“0”表示低電平。這種表示方法即為所謂的正邏輯系統(tǒng)。假設(shè)用“0”表示高電平、用“1”表示低電平，即為所謂的負邏輯系統(tǒng)。一般均采用正邏輯系統(tǒng)。10只要能判斷高低電平即可12在數(shù)字電路中，門電路是最根本的邏輯元件，其輸入和輸出間存在一定的邏輯關(guān)系，它是和根本邏輯關(guān)系相對應(yīng)的電子電路，主要有：與門、或門、與非門、或非門、異或門等。13〔1〕“與”邏輯A、B、C條件都具備時，事件F才發(fā)生。EFABC&ABCF邏輯符號根本邏輯關(guān)系：14邏輯表達式F=A?B?CAFBC00001000010011000010101001101111狀態(tài)表規(guī)定:

開關(guān)合為邏輯“1”；開關(guān)斷為邏輯“0”；燈亮為邏輯“1”；燈滅為邏輯“0”特點：有0那么0,全1那么1與邏輯運算規(guī)那么0?0=00?1=01?0=01?1=1邏輯與或邏輯乘15〔2〕“或”邏輯A、B、C有一個或一個以上條件具備時，事件F就發(fā)生。1ABCF邏輯符號AEFBC16邏輯表達式F=A+B+CAFBC00001001010111010011101101111111狀態(tài)表規(guī)定:

開關(guān)合為邏輯“1”；開關(guān)斷為邏輯“0”；燈亮為邏輯“1”；燈滅為邏輯“0”特點：有1那么1,全0那么0或邏輯運算規(guī)那么0+0=00+1=11+0=11+1=1邏輯或或邏輯加17〔3〕“非”邏輯A條件具備時，事件F不發(fā)生；A不具備時，事件F發(fā)生。邏輯符號AEFRAF18狀態(tài)表規(guī)定:

開關(guān)合為邏輯“1”；開關(guān)斷為邏輯“0”；燈亮為邏輯“1”；燈滅為邏輯“0”特點：1那么0,0那么1邏輯非邏輯反邏輯表達式非邏輯運算規(guī)則AF011019〔4〕幾種常用的邏輯關(guān)系“與”、“或”、“非”是三種根本的邏輯關(guān)系，任何其它的邏輯關(guān)系都可以以它們?yōu)楦妆硎?。與非：條件A、B、C都具備，那么F不發(fā)生。&ABCF20或非：條件A、B、C任一具備，那么F不發(fā)生。異或：條件A、B有一個具備，另一個不具備那么F發(fā)生。同或：條件A、B同時具備或同時不具備，那么F發(fā)生。=ABF=1ABF1ABCF21二極管與門FD1D2AB+12V設(shè)：二極管的導(dǎo)通壓降為0.3伏。分立元件根本邏輯門電路一、二極管“與”門電路22二極管或門FD1D2AB-12V二、二極管“或”門電路

23R1DR2AF+12V+3V三極管非門嵌位二極管設(shè)：三極管的飽和壓降為0.3V三、晶體管“非”門電路

24例：根據(jù)輸入波形畫出輸出波形ABY1有“0”那么“0”，全“1”那么“1”&ABY1>1ABY2Y2有“1”那么“1”，全“0”那么“0”25與分立元件電路相比，集成電路具有體積小、可靠性高、速度快的特點，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)的電路內(nèi)部結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管集成門電路等?！?0.3

TTL門電路26TTL與非門

TTL與非門電路

多發(fā)射極晶體管+5VFR4R2R1T2R3T3DT1T4b1c1ABC

27集成電路中的多發(fā)射晶體管28+5VFR4R2R1T2R3T3DT1T4b1c1ABC

“0”1V缺乏以讓T2、T4導(dǎo)通三個PN結(jié)導(dǎo)通需2.1V

1.任一輸入為低電平“0”〔0.3V〕時T2、T4截止29“0”1Vuouo=5–uR2-ube3-uD

3.6V輸出為高電平！負載電流〔拉電流〕+5VFR4R2R1T3DT1b1c1ABC30+5VFR4R2R1T2R3T3DT1T4b1c1ABC

2.輸入全為高電平〔3.6V〕時“1”全導(dǎo)通電位被嵌在2.1V1V截止

全反偏31+5VFR2R1T2R3T1T4b1c1ABC飽和uF=0.3V輸出為低電平！全反偏“1”負載電流〔灌電流〕3274LS00、74LS20管腳排列示意圖&&1211109814133456712&&UCC4B4A4Y3B3A3Y1B1A1Y2B2A2YGND(a)74LS001211109814133456712&&UCC2D3C2BNC2A2Y1B1ANC1D1C1YGND74LS20(b)33u0(V)ui(V)123UOH(3.6V)UOL(0.3V)傳輸特性曲線u0(V)ui(V)123UOH“1”UOL

“0”閾值UT=1.4V理想的傳輸特性輸出高電平輸出低電平

TTL與非門的特性和技術(shù)參數(shù)341.輸出高電平UOH、輸出低電平UOLUOH2.4VUOL

0.4V便認為合格。

典型值：UOH=3.6VUOL

0.3V。2.閾值電壓UTui<UT時，認為ui是低電平。ui>UT時，認為ui是高電平。典型值：UT=1.4V353.扇出系數(shù)NO

帶同類門的最大數(shù)目。TTL與非門NO≥8。4.平均傳輸延遲時間tuiotuoo50%50%tpd1tpd2365.輸入高電平電流IIH和輸入低電平電流IIL當(dāng)某一輸入端接高電平，其余輸入端接低電平時，流入該輸入端的電流，稱為輸入高電平電流IIH〔A〕。當(dāng)某一輸入端接低電平，其余輸入端接高電平時，流出該輸入端的電流，稱為輸入低電平電流IIL〔mA〕。371.

懸空的輸入端相當(dāng)于接高電平。2.為了防止干擾，可將懸空的輸入端:假設(shè)與門接高電平；假設(shè)或門接低電平。說明38一、根本運算法那么A+0=AA+1=1§20.5

邏輯代數(shù)§20.5.1邏輯代數(shù)運算法那么A·0=0·A=0A·1=A39普通代數(shù)不適用!二、根本代數(shù)規(guī)律交換律結(jié)合律分配律A+B=B+AA·B=B·AA+(B+C)=(A+B)+C=(A+C)+BA·(B·C)=(A·B)·CA(B+C)=A·B+A·CA+B·C=(A+B)(A+C)40例如：三、吸收規(guī)那么1.原變量的吸收：A+AB=A證明：A+AB=A(1+B)=A·1=A被吸收412.反變量的吸收：證明：DCBCADCBCAA++=++被吸收例如：423.混合變量的吸收：證明：

1吸收吸收例如：434.反演定理(摩根定理)：可用列狀態(tài)表的方法證明44邏輯狀態(tài)表(真值表)：

它將邏輯函數(shù)的輸入、輸出變量所有可能的邏輯狀態(tài)以表格形式一一對應(yīng)地列出。

n個變量可以有2n個組合，一般按二進制的順序，輸出與輸入狀態(tài)一一對應(yīng)，列出所有可能的狀態(tài)?！?0.5.2邏輯函數(shù)的表示方法452.邏輯表達式：

它將邏輯函數(shù)的輸入、輸出關(guān)系寫成與、或、非等邏輯運算的組合式。通常采用“與或”的形式。如： F=AB+AC3.邏輯圖:

它將邏輯函數(shù)用邏輯符號和連線表示出來。卡諾圖:

后續(xù)將專門討論。46邏輯變量原變量：變量字母上無反號。反變量：變量字母上有反號。47：一走廊電燈可由A、B、C三個開關(guān)控制。要求：任意閉合奇數(shù)個開關(guān)時，電燈才點亮。解：輸入：開關(guān)A、B、C。閉合=1，斷開=0。輸出：電燈Y。燈亮=1，燈滅=0。邏輯狀態(tài)表輸入輸出ABCY00000011010101101001101011001111例：48取Y=1的所有輸入組合。每個輸入組合寫成與的形式〔即：最小項〕：‘0’寫成反變量，‘1’寫成原變量。3.將各輸入組合相加。邏輯狀態(tài)表輸入輸出ABCY00000011010101101001101011001111由狀態(tài)表→表達式的方法49

n個變量的最小項是一個含有n個變量的乘積項，且n個變量都僅以原變量或反變量的形式出現(xiàn)一次。

n個變量的最小項的個數(shù)為：2n

。

對同一邏輯函數(shù)而言，其由最小項組成的與或表達式是唯一的。n個變量的最小項50假設(shè)兩個最小項中只有一個變量以原、反狀態(tài)相區(qū)別，那么稱它們?yōu)檫壿嬒噜?。邏輯相鄰邏輯相鄰邏輯相鄰的項可以合并，消去一個因子51由表達式→邏輯圖的方法52一、利用邏輯代數(shù)的根本公式化簡：§20.5.3邏輯函數(shù)的化簡3、加項法：1、并項法：2、配項法：4、吸收法：A+A=AA+AB=A53例1：提出AB=1提出A反變量吸收54被吸收反演例2：配項并項55？AB=ACB=C?A+B=A+CB=C?請注意與普通代數(shù)的區(qū)別！56假設(shè)將n個輸入變量的全部最小項用小方塊陣列圖表示，并且將邏輯相臨的最小項放在相臨的幾何位置上，所得到的陣列圖就是n變量的卡諾圖?？ㄖZ圖的每一個方塊〔最小項〕代表一種輸入組合，并且可把對應(yīng)的輸入組合注明在陣列圖的上方和左方。二、利用卡諾圖化簡：1、概念：57AB0101兩變量卡諾圖AB0101最小項AB最小項AB58ABC0001111001三變量卡諾圖任意項(約束項)可為“1”，也可為“0”59通常為了方便，可用二進制對應(yīng)的十進制表示單元編號。ABC0001111001m0m1m4m5m3m7m2m6F(A,B,C)=(m1,m2,m4,m7)ABC00011110010110011060四變量卡諾圖m0

m1m3m2ABCD0001111000011110m4

m5m7m6m12

m13m15m14m8

m9m11m10612、利用卡諾圖化簡：ABC000111100162ABC0001111001AB?保存相同的，去掉不同的?！?”寫原變量，“0”寫反變量。63ABC0001111001ABBCF=AB+BC化簡過程：64利用卡諾圖化簡的規(guī)那么〔1〕將相鄰的最小項圈成矩形，且個數(shù)應(yīng)為2n個，它可合并，并消去n個變量。ABCD0001111000011110AD65不是矩形ABCD000111100001111066〔2〕圈的個數(shù)應(yīng)最少，圈的面積應(yīng)盡可能大，且每圈至少包含一個未被圈過的最小項。〔3〕各最小項可被圈屢次，但不可未被圈！〔4〕任意項可圈可不圈，但合理利用可使結(jié)果大大簡化?！?〕化簡后的邏輯式是各圈化簡的邏輯和。67例1：化簡F(A,B,C,D)=(0,2,3,5,6,8,9,10,11,12,13,14,15)ABCD0001111000011110A68例2：化簡ABCD0001111000011110ABD結(jié)論：假設(shè)卡諾圖中的“0”項少，也可圈“0”，但所得為F的非！69ABCD0001111000011110例3：化簡1111111111規(guī)那么：行列取值的相交區(qū)域均應(yīng)填“1”。70例4：狀態(tài)表如圖，用卡諾圖化簡。101狀態(tài)未給出，即是任意項。71ABC0001111001化簡時可以將無所謂狀態(tài)當(dāng)作1或0，即：可圈可不圈！目的是得到最簡結(jié)果。認為是1AF=A72§20.6組合邏輯電路的分析和綜合邏輯電路組合邏輯電路時序邏輯電路特點：現(xiàn)時的輸出僅取決于現(xiàn)時輸入。組成：門電路。特點：現(xiàn)時的輸出取決于現(xiàn)時輸入和原來狀態(tài)。組成：門電路、觸發(fā)器。73組合邏輯電路的主要研究內(nèi)容分析：設(shè)計：邏輯圖電路的邏輯功能邏輯功能設(shè)計邏輯圖741、由給定的邏輯圖逐級寫出邏輯關(guān)系表達式。分析步驟：2、用邏輯代數(shù)公式或卡諾圖對邏輯表達式進行化簡。3、列出輸入輸出狀態(tài)表并得出結(jié)論。電路結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系組合邏輯電路的分析75例1：分析以下圖的邏輯功能。&&&ABF76狀態(tài)表相同為“1”不同為“0”同或門=77例2：分析以下圖的邏輯功能。&&&AMBF=101被封鎖11A路信號輸出78&&&AMBF=010被封鎖1選通電路功能：

M=1時選通A路信號；M=0時選通B路信號。B路信號輸出79任務(wù)要求最簡單的邏輯電路1、確定實際問題的邏輯含義，列出狀態(tài)表，進而寫出邏輯表達式。2、用邏輯代數(shù)公式或卡諾圖對邏輯表達式進行化簡或變換。3、由化簡或變換后的邏輯表達式畫出邏輯電路圖。分析步驟：組合邏輯電路的綜合80例：試設(shè)計一個三人〔A、B、C〕表決 電路。每人一個按鍵，如果同意那么 按下，不同意那么不按。結(jié)果用指示 燈表示，多數(shù)同意時指示燈亮，否 那么不亮。1、首先指明邏輯符號取“0”,“1”的含義。解：

按鍵按下時為“1”，不按時為“0”；多數(shù)贊成時為“1”，反對時為“0”。81

邏輯狀態(tài)表2、根據(jù)題意列出邏輯狀態(tài)表。82ABC0001111001ABACBC3、畫出卡諾圖，并用卡諾圖化簡：834、根據(jù)邏輯表達式畫出邏輯圖。&1&&ABBCF84&&&&ABCF假設(shè)用與非門實現(xiàn)總結(jié)：將最簡與或表達式取雙非后，用摩根定理化成與非與非表達式！85§20.7加法器11011001+舉例：A=1101,B=1001,計算A+B011010011半加器86加法運算的根本規(guī)那么：〔1〕逢二進一。〔2〕最低位是兩個數(shù)的最低位相加，不需考慮進位。〔3〕其余各位都是三個數(shù)相加，包括加數(shù)、被加數(shù)、低位來的進位。〔4〕任何位相加都產(chǎn)生兩個結(jié)果：本位和、向高位的進位。87半加器：

半加運算不考慮從低位來的進位。A---加數(shù)；B---被加數(shù)；S---本位和；C---進位。狀態(tài)表88狀態(tài)表89邏輯圖邏輯符號=1&ABSC

90

在相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位來的進位。

ai---加數(shù)；bi---被加數(shù)；ci-1---低位的進位；si---本位和；ci---進位。全加器91狀態(tài)表9293邏輯圖邏輯符號>1biaici-1siciCO

CO

94應(yīng)用舉例：用4個全加器組成一個四位二進制加法計算電路:

A3A2A1A0

+B3B2B1B0串行進位低位高位95所謂編碼就是賦予選定的一系列二進制代碼以固定的含義。編碼器是實現(xiàn)編碼的邏輯電路。根據(jù)功能分類：一般、優(yōu)先編碼器；根據(jù)進制分類：二進制、二－十進制編碼器?！?0.8編碼器96n位二進制代碼〔n位二進制數(shù)〕有2n種不同的組合，可以表示2n個信號。可將一系列信號狀態(tài)編制成二進制代碼。二進制編碼器2n個n位編碼器高低電平信號二進制代碼97例：用與非門組成的三位二進制編碼器---

8/3線編碼器輸入：I0I7，八種狀態(tài)。任何時候僅有一個輸入信號有效，即為：“1”。又 稱：輸入高電平有效。輸出：Y1、Y2、Y3,可構(gòu)成三位二進制數(shù)。設(shè)計編碼器的過程與設(shè)計一般的組合邏輯電路相同，首先列出狀態(tài)表，然后寫出邏輯表達式并進行化簡，最后畫出邏輯圖。98狀態(tài)表9910000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y08/3線編碼器邏輯圖100可將十個信號狀態(tài)〔對應(yīng)于十進制的十個代碼〕編制成BCD碼。二－十進制編碼器10個4位編碼器高低電平信號二進制代碼需要幾位輸出？101輸出：Y3

Y0。輸入：I0

I9。任何時候僅有一個輸 入信號有效，即為：“0”。一、8421編碼102碼編碼表8421注意：標(biāo)“－”號表示低電平有效！103二、優(yōu)先編碼器可按優(yōu)先級別將n個狀態(tài)編制成相應(yīng)的編碼。輸出：Y3

Y0，構(gòu)成四位二進制反碼。輸入：I0

I9。任何時候可有多個輸 入信號有效，即為：“0”。例：二－十進制優(yōu)先編碼器74LS147104輸入輸出I9I8I7I6I5I4I3I2I1Y3Y2Y1Y011111111111110××××××××011010×××××××0111110××××××10001110×××××100111110××××1010111110×××10111111110××110011111110×11011111111101110功能表74LS147105二－十進制優(yōu)先編碼器74LS147的邏輯圖10674LS147集成優(yōu)先編碼器(10/4線)引腳圖輸入低電平有效輸出二進制反碼1615141312111091234567874LS4147GND

1287654YYIIIII091233CC

NYIIIIYU

107譯碼是編碼的逆過程，即將某個二進制翻譯成電路的某種狀態(tài)。§20.19譯碼器和數(shù)字顯示譯碼器可分為：二進制譯碼器、二－十進制顯示譯碼器。108可將n種輸入的組合譯成2n種電路狀態(tài)。也叫n/2n線譯碼器。二進制譯碼器n位2n個譯碼器二進制代碼高低電平信號109使能控制輸入輸出（低電平有效）S1S2S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70×××1××××11111111××1100000011111111000011011111110001011011111100011111011111001001111011110010111111011100110111111011001111111111074LS138譯碼器功能表〔3/8線譯碼器〕110譯碼器→最小項譯碼器邏輯符號111譯碼器邏輯圖100BCBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701101111111AABCC112例：電路如圖，試求Z1的表達式。113總結(jié)

n/2n線譯碼器的輸出包含了n變量所有的最小項。加上或門或與非