《電子技術(shù)及應(yīng)用 第2版》 課件 張靜之 第7、8章 組合邏輯電路、觸發(fā)器和時序邏輯電路

主編：張靜之電子技術(shù)及應(yīng)用

第2版第七章組合邏輯電路主要內(nèi)容

通過本章節(jié)的學(xué)習(xí)可以達(dá)到：1、掌握組合邏輯電路的分析和設(shè)計方法，初步具有數(shù)字邏輯電路的設(shè)計和應(yīng)用能力；

2、能夠理解加法器、編碼器、譯碼器、數(shù)顯電路、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等組合邏輯器件的工作原理，

3、能夠運(yùn)用上述組合邏輯器件完成簡單組合邏輯電路的設(shè)計。電子技術(shù)及應(yīng)用

第2版教學(xué)導(dǎo)航7.1組合邏輯電路的分析7.3加法器第七章組合邏輯電路7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例7.4編碼器7.5譯碼器7.6數(shù)據(jù)選擇器7.7數(shù)據(jù)分配器電子技術(shù)及應(yīng)用

第2版7.1組合邏輯電路的分析電子技術(shù)及應(yīng)用

第2版7.1組合邏輯電路的分析

所謂組合邏輯電路是指，電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。如圖7-1所示為組合邏輯電路系統(tǒng)圖，該系統(tǒng)具有n個輸入，m個輸出。圖7-1

組合邏輯電路系統(tǒng)圖

通過分析可以了解確定的組合邏輯電路的邏輯功能。組合邏輯電路的分析過程一般包含以下幾個步驟：1）根據(jù)邏輯圖從輸入到輸出逐級寫出邏輯表達(dá)式；2）根據(jù)寫出的邏輯表達(dá)式進(jìn)行化簡，得到最簡“與或”表達(dá)式；3）根據(jù)最簡“與或”表達(dá)式，寫出真值表；4）根據(jù)真值表和邏輯表達(dá)式對邏輯電路進(jìn)行分析，最后確定其功能。7.1組合邏輯電路的分析7.1組合邏輯電路的分析電子技術(shù)及應(yīng)用

第2版

例7-1試分析圖5-31所示邏輯電路的邏輯功能。。圖7-2例7-1邏輯電路解：根據(jù)邏輯圖從輸入到輸出逐級寫出邏輯表達(dá)式：根據(jù)寫出的邏輯表達(dá)式進(jìn)行化簡，得到最簡“與或”表達(dá)式：

根據(jù)最簡“與或”表達(dá)式，寫出真值表如表7-1所示。7.1組合邏輯電路的分析7.1組合邏輯電路的分析電子技術(shù)及應(yīng)用

第2版例7-2分析圖7-3所示電路的邏輯功能。圖7-3例7-2的組合邏輯電路解：根據(jù)邏輯圖從輸入到輸出逐級寫出邏輯表達(dá)式：根據(jù)寫出的邏輯表達(dá)式進(jìn)行化簡，得到最簡“與或”表達(dá)式：

根據(jù)最簡“與或”表達(dá)式，寫出真值表如表7-2所示。7.1組合邏輯電路的分析7.1組合邏輯電路的分析電子技術(shù)及應(yīng)用

第2版7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例

組合邏輯電路的設(shè)計是將命題規(guī)定的邏輯功能抽象和化簡，從而得到滿足要求的邏輯電路的過程，一般的設(shè)計步驟是：1）根據(jù)邏輯功能列出為真值表。2）根據(jù)真值表寫出邏輯函數(shù)表達(dá)式或卡諾圖，并化簡成最簡的“與或”表達(dá)式。3）由化簡后的邏輯表達(dá)式，畫出邏輯電路圖。電子技術(shù)及應(yīng)用

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例7-3某項(xiàng)目評審現(xiàn)場有四個評委A、B、C、D對項(xiàng)目Y進(jìn)行評審?fù)镀保渲蠥是評審組長，他的裁定計2票，B、C、D三個評委每人只計1票，共計有5票。當(dāng)某項(xiàng)目的贊成票數(shù)超過半數(shù)，即大于或等于3票時，項(xiàng)目Y評審?fù)ㄟ^，否則不通過。試用“與非”門設(shè)計滿足要求的組合邏輯電路。

解：（1）邏輯關(guān)系分析。輸入量為A、B、C、D投贊成票時計為“1”，投反對票時計為“0”；項(xiàng)目評審?fù)ㄟ^，輸出量記為“1”，不通過，記為“0”。（2）根據(jù)邏輯功能，寫出真值表如表7-3所示。（3）由真值表寫出邏輯函數(shù)表達(dá)式（4）用卡諾圖進(jìn)行化簡如圖7-4所示。圖7-4例7-3的卡諾圖化簡7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例電子技術(shù)及應(yīng)用

第2版

例7-3某項(xiàng)目評審現(xiàn)場有四個評委A、B、C、D對項(xiàng)目Y進(jìn)行評審?fù)镀?，其中A是評審組長，他的裁定計2票，B、C、D三個評委每人只計1票，共計有5票。當(dāng)某項(xiàng)目的贊成票數(shù)超過半數(shù)，即大于或等于3票時，項(xiàng)目Y評審?fù)ㄟ^，否則不通過。試用“與非”門設(shè)計滿足要求的組合邏輯電路。7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例電子技術(shù)及應(yīng)用

第2版

例7-4旅客列車優(yōu)先通行次序分為高鐵、動車和特快。某站在同一時刻只能有一趟列車從車站開出，即只能給出一個開車信號，設(shè)計一個邏輯控制電路圖滿足上述邏輯要求。（2）根據(jù)邏輯功能要求，列出真值表如表7-4所示。7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例電子技術(shù)及應(yīng)用

第2版

（3）由真值表寫出邏輯表達(dá)式：（4）卡諾圖化簡7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例電子技術(shù)及應(yīng)用

第2版

（3）由真值表寫出邏輯表達(dá)式：（4）卡諾圖化簡（5）根據(jù)卡諾圖化簡得到邏輯表達(dá)式畫出邏輯電路圖。7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例7.2組合邏輯電路的設(shè)計應(yīng)用實(shí)例電子技術(shù)及應(yīng)用

第2版7.3.1

半加器7.3

加法器

加法器是用來實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路，它是計算機(jī)中最基本運(yùn)算單元。在運(yùn)算電路中，最低位的兩個數(shù)相加，不需要考慮進(jìn)位的加法電路稱為半加器。其余各位都有一個加數(shù)，一個被加數(shù)以及低位向本位的進(jìn)位數(shù)，這種實(shí)現(xiàn)三個數(shù)相加的電路稱為全加器。無論是半加器，還是全加器，運(yùn)算結(jié)果都會產(chǎn)生兩個輸出，即：本位和輸出S，向高位的進(jìn)位輸出C。電子技術(shù)及應(yīng)用

第2版7.3.2

全加器7.3

加法器電子技術(shù)及應(yīng)用

第2版

全加器是構(gòu)成計算機(jī)運(yùn)算器的基本單元，圖5-39所示為74LS183集成芯片的引腳排列圖，其內(nèi)部集成了兩個獨(dú)立的全加器。圖7-1074LS183的引腳排列圖圖7-11

例7-5的邏輯電路7.3.2

全加器7.3

加法器電子技術(shù)及應(yīng)用

第2版圖7-12

例7-5的連線圖7.3.2

全加器7.3

加法器電子技術(shù)及應(yīng)用

第2版7.4.1

二進(jìn)制編碼器7.4

編碼器

用二進(jìn)制數(shù)碼來表示某一對象（如十進(jìn)制數(shù)、字符等）的過程，稱為編碼。完成編碼邏輯功能操作的電路稱為編碼器（Encoder）。1、二進(jìn)制編碼器由真值表可得輸出的邏輯表達(dá)式：電子技術(shù)及應(yīng)用

第2版

根據(jù)邏輯表達(dá)式，繪制由或門構(gòu)成的三位二進(jìn)制編碼器邏輯電路圖，如圖7-13所示。由與非門構(gòu)成三位二進(jìn)制編碼器邏輯電路圖，如圖7-14所示。圖7-13由或門構(gòu)成的三位二進(jìn)制編碼器邏輯電路圖圖7-14由與門構(gòu)成的三位二進(jìn)制編碼器邏輯電路圖7.4.1

二進(jìn)制編碼器7.4

編碼器電子技術(shù)及應(yīng)用

第2版7.4.2

8421編碼的二-十進(jìn)制編碼器7.4

編碼器電子技術(shù)及應(yīng)用

第2版

根據(jù)表7-8可寫出四位輸出函數(shù)表達(dá)式，并轉(zhuǎn)化為與非門實(shí)現(xiàn)：圖7-15鍵控8421碼編碼器電路圖7.4.2

8421編碼的二-十進(jìn)制編碼器7.4

編碼器電子技術(shù)及應(yīng)用

第2版7.4.3

優(yōu)先編碼器圖7-1674LS147型優(yōu)先碼編碼器引腳排列圖

優(yōu)先編碼器（PriorityEncoder）就是在輸入端可以允許多個信號同時輸出入，但輸出信號只能對輸入信號中優(yōu)先等級最高的信號進(jìn)行編碼輸出。表7-9所示為74LS147型優(yōu)先編碼器的真值表，74LS147是一種常用的10線—4線（8421反碼）集成優(yōu)先編碼器。由表可見，輸入的反變量對低電平有效，即有信號時，輸入為“0”；輸出的反變量組成反碼，對應(yīng)于0～9十個進(jìn)制數(shù)碼。74LS147型優(yōu)先編碼器有9個輸入端，輸入低電平有效；4個輸出端，以8421反碼輸出。7.4

編碼器電子技術(shù)及應(yīng)用

第2版7.5.1

二進(jìn)制譯碼器7.5譯碼器

把具有特定意義信息的二進(jìn)制代碼翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼邏輯功能操作的電路稱為譯碼器。譯碼器是可以把一種代碼轉(zhuǎn)換為另一種代碼的電路。電子技術(shù)及應(yīng)用

第2版5.5典型的集成組合邏輯電路

根據(jù)3線-8線譯碼器真值表可得邏輯表達(dá)式為：采用與門組成的陣列3線-8線譯碼器邏輯圖如圖7-17所示。圖7-17

采用與門組成的陣列3線-8線譯碼器邏輯圖7.5.1

二進(jìn)制譯碼器電子技術(shù)及應(yīng)用

第2版7.5譯碼器7.5.1

二進(jìn)制譯碼器電子技術(shù)及應(yīng)用

第2版

圖7-18a所示為74LS138型譯碼器的引腳排列圖，圖7-18b所示為74LS138型譯碼器的邏輯符號。（a）

（b）圖7-1874LS138型譯碼器的引腳排列圖和邏輯符號7.5譯碼器7.5.1

二進(jìn)制譯碼器電子技術(shù)及應(yīng)用

第2版

例7-6試分析有兩片74LS138型譯碼器芯片級聯(lián)成的4線-16線譯碼器的功能，如圖7-19所示。圖7-1974LS138的級聯(lián)4線-16線譯碼器7.5譯碼器7.5.1

二進(jìn)制譯碼器電子技術(shù)及應(yīng)用

第2版7.5.2

十進(jìn)制顯示譯碼器圖7-20七段數(shù)碼管

在數(shù)值系統(tǒng)和裝置中，常常需要將數(shù)字、文字等二進(jìn)制碼翻譯顯示出來。如十字路口的時間倒計時顯示等，這種類型的譯碼器叫做顯示譯碼器。

十進(jìn)制數(shù)字通常用采用七段顯示器來實(shí)現(xiàn)，其輸出由七段筆畫組成，如圖7-20所示。任意一個十進(jìn)制數(shù)字都可以通過七段顯示器七段筆畫的不同組合發(fā)光顯示出來。常用的七段顯示器有半導(dǎo)體發(fā)光二極管（簡稱LED）、液晶數(shù)碼管和熒光數(shù)碼管等。（a）（b）圖7-21

七段顯示發(fā)光二極管的兩種接法

電路可以采用共陰極接法，也可以采用共陽極電路接法。共陰極是將每個發(fā)光二極管的陰極接在一起，然后接地或節(jié)低電平，輸入端為高電平有效（即輸入端為高電平的相應(yīng)段發(fā)光），如圖7-21a所示；共陽極是將每個發(fā)光二極管的陽極接在一起，然后接高電平，輸入端低電平有效，如圖7-21b所示?？刂撇煌亩伟l(fā)光，就可顯示0～9不同的數(shù)字。7.5譯碼器電子技術(shù)及應(yīng)用

第2版

常用的七段顯示譯碼器芯片有和兩種，表7-12所示為74LS248型七段顯示譯碼器的真值表，其輸出接共陰極七段數(shù)碼管7.5譯碼器7.5.2

十進(jìn)制顯示譯碼器電子技術(shù)及應(yīng)用

第2版（a）（b）圖7-2274LS248和74LS247的引腳排列圖7.5譯碼器7.5.2

十進(jìn)制顯示譯碼器電子技術(shù)及應(yīng)用

第2版7.5譯碼器7.5.2

十進(jìn)制顯示譯碼器電子技術(shù)及應(yīng)用

第2版7.5譯碼器7.5.2

十進(jìn)制顯示譯碼器電子技術(shù)及應(yīng)用

第2版7.6.1

四選一數(shù)據(jù)選擇器7.6

數(shù)據(jù)選擇器

數(shù)據(jù)選擇器（DataSelector）或稱多路調(diào)制器（Multiplexer）、多路開關(guān)。它在選擇控制信號（或稱地址碼）作用下，能從多個輸入信號中選擇一個信號送至輸出端輸出。常用的數(shù)據(jù)選擇器有4選1（74LS153芯片）、8選1（74LS151片）和16選1（74LS150芯片）等類別。圖7-23是4選1數(shù)據(jù)選擇器的示意圖。圖7-234選1數(shù)據(jù)選擇器示意圖電子技術(shù)及應(yīng)用

第2版7.6

數(shù)據(jù)選擇器7.6.1

四選一數(shù)據(jù)選擇器電子技術(shù)及應(yīng)用

第2版

如圖7-24a所示為74LS153雙四選一數(shù)據(jù)選擇器的邏輯電路圖。圖7-24b所示為74LS153雙四選一數(shù)據(jù)選擇器的引腳排列圖。（a）（b）圖7-2474LS153的引腳排列圖7.6

數(shù)據(jù)選擇器7.6.1

四選一數(shù)據(jù)選擇器電子技術(shù)及應(yīng)用

第2版

則用4選1數(shù)據(jù)選擇器的實(shí)現(xiàn)了函數(shù)Y的接線圖如圖7-25所示。圖7-25例7-7功能實(shí)現(xiàn)接線圖7.6

數(shù)據(jù)選擇器7.6.1

四選一數(shù)據(jù)選擇器電子技術(shù)及應(yīng)用

第2版7.6.2

八選一數(shù)據(jù)選擇器7.6

數(shù)據(jù)選擇器電子技術(shù)及應(yīng)用

第2版（a）（b）圖7-2674LS151的引腳排列圖和邏輯符號由真值表可得輸出的邏輯表達(dá)式為：74LS151的引腳排列圖如圖7-26a，74LS151的邏輯符號如圖7-26b所示。7.6.2

八選一數(shù)據(jù)選擇器7.6

數(shù)據(jù)選擇器電子技術(shù)及應(yīng)用

第2版圖7-27數(shù)據(jù)選擇器的擴(kuò)展使用7.6.2

八選一數(shù)據(jù)選擇器7.7

數(shù)據(jù)選擇器電子技術(shù)及應(yīng)用

第2版圖7-28例7-8邏輯邏輯功能實(shí)現(xiàn)接線圖7.6.2

八選一數(shù)據(jù)選擇器7.6

數(shù)據(jù)選擇器電子技術(shù)及應(yīng)用

第2版7.7數(shù)據(jù)分配器7.7

數(shù)據(jù)分配器圖7-292/4線數(shù)據(jù)分配器的示意圖

數(shù)據(jù)分配器或稱為多路解調(diào)器（Demultiplexer）。它的功能是在數(shù)據(jù)傳輸過程中，根據(jù)選擇控制信號（或稱地址碼），將一個輸入端的信號送至多個輸出端中的某一個。圖7-29是2/4線數(shù)據(jù)分配器的示意圖，可見它的功能和數(shù)據(jù)選擇器相反。電子技術(shù)及應(yīng)用

第2版

由真值表可得2/4線分配器輸出端的邏輯表達(dá)式：

根據(jù)邏輯表達(dá)式繪制出2/4線數(shù)據(jù)分配器的邏輯電路圖，如圖7-30所示。圖7-302/4線數(shù)據(jù)分配器的邏輯圖7.7

數(shù)據(jù)分配器電子技術(shù)及應(yīng)用

第2版7.7數(shù)據(jù)分配器主編：張靜之電子技術(shù)及應(yīng)用

第2版第八章觸發(fā)器和時序邏輯電路主要內(nèi)容

通過本章節(jié)的學(xué)習(xí)可以達(dá)到：

1、了解基本RS觸發(fā)器、可控RS觸發(fā)器的電路組成，理解并掌握觸發(fā)器的邏輯功能；2、了解JK觸發(fā)器的電路組成，理解觸發(fā)器的邏輯功能；3、了解D觸發(fā)器的電路組成，理解觸發(fā)器的邏輯功能；4、理解T觸發(fā)器和觸發(fā)器的邏輯功能，能夠完成不同觸發(fā)器之間邏輯功能的轉(zhuǎn)換；5、理解并掌握時序邏輯電路的分析和設(shè)計方法；6、理解寄存器和計數(shù)器的工作原理；7、理解并掌握555定時器的組成及應(yīng)用。電子技術(shù)及應(yīng)用

第2版教學(xué)導(dǎo)航8.1觸發(fā)器8.2時序邏輯電路的分析8.3寄存器8.4

計數(shù)器8.5

555集成定時器第八章觸發(fā)器和時序邏輯電路電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器（a）（b）圖8-1模擬信號和數(shù)字信號1、

模擬信號與數(shù)字信號

數(shù)字系統(tǒng)不僅包括各種組合邏輯門電路，而且還包括了許多具有“記憶”功能的觸發(fā)器。觸發(fā)器是時序邏輯電路的一個重要構(gòu)成部分，根據(jù)觸發(fā)器的邏輯功能不同分為RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器等幾種類型?；綬S觸發(fā)器的結(jié)構(gòu)形式簡單，是其他觸發(fā)器的基礎(chǔ)。

（1）基本觸發(fā)器的電路結(jié)構(gòu)和邏輯符號8.1.1RS觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

（2）基本觸發(fā)器的邏輯功能電子技術(shù)及應(yīng)用

第2版8.1.1RS觸發(fā)器8.1觸發(fā)器

（2）基本觸發(fā)器的邏輯功能根據(jù)狀態(tài)表繪制卡諾圖如圖8-2所示。8.1.1RS觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

（2）基本觸發(fā)器的邏輯功能圖8-3基本RS觸發(fā)器的波形圖

由以上分析可得基本RS觸發(fā)器的特點(diǎn)：（1）觸發(fā)器的次態(tài)不僅與輸入信號狀態(tài)有關(guān)，而且與觸發(fā)器的現(xiàn)態(tài)有關(guān)。（2）電路具有兩個穩(wěn)定狀態(tài)，在無外來觸發(fā)信號作用時，電路將保持原狀態(tài)不變。（3）在外加觸發(fā)信號有效時，電路可以觸發(fā)翻轉(zhuǎn)，實(shí)現(xiàn)置0或置1。（4）在穩(wěn)定狀態(tài)下兩個輸出端的狀態(tài)必須是互補(bǔ)關(guān)系，不確定狀態(tài)是禁止出現(xiàn)的。8.1.1RS觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

常見的集成基本觸發(fā)器有74LS279、CC4044等，如圖8-4a所示為74LS279引腳布置圖，圖8-4b所示為CC4044引腳布置圖。（a）(b)圖8-4常見的集成基本觸發(fā)器引腳圖8.1.1RS觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

2、同步RS觸發(fā)器（時鐘脈沖控制的RS觸發(fā)器）（a）(b)圖8-5同步RS觸發(fā)器電路結(jié)構(gòu)8.1.1RS觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

2、同步RS觸發(fā)器（時鐘脈沖控制的RS觸發(fā)器）（a）(b)圖8-5同步RS觸發(fā)器電路結(jié)構(gòu)8.1.1RS觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

2、同步RS觸發(fā)器（時鐘脈沖控制的RS觸發(fā)器）（a）(b)圖8-5同步RS觸發(fā)器電路結(jié)構(gòu)8.1.1RS觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

2、同步RS觸發(fā)器（時鐘脈沖控制的RS觸發(fā)器）（a）(b)圖8-5同步RS觸發(fā)器電路結(jié)構(gòu)8.1.1RS觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1.1RS觸發(fā)器8.1觸發(fā)器

2、同步RS觸發(fā)器（時鐘脈沖控制的RS觸發(fā)器）

由同步RS觸發(fā)器的狀態(tài)表可求得同步RS觸發(fā)器的狀態(tài)方程為：

圖8-6所示為同步RS觸發(fā)器在初態(tài)Q=0時的波形圖。

若在CP=1期間，如R、S信號發(fā)生變化，則可能引起觸發(fā)器翻轉(zhuǎn)兩次或兩次以上，稱為空翻。所以使用同步RS觸發(fā)器一般要求在CP=1期間，R和S信號不能發(fā)生變化。同步RS觸發(fā)器產(chǎn)生空翻現(xiàn)象的例子如圖8-7所示。圖8-6初態(tài)Q為0時的波形圖圖8-7同步RS觸發(fā)器空翻現(xiàn)象電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

1、邊沿JK觸發(fā)器的邏輯符號

在實(shí)際使用中為了克服同步觸發(fā)器的空翻問題，會采用邊沿觸發(fā)器。邊沿觸發(fā)器的特點(diǎn)包括：1）邊沿觸發(fā)，即：只在CP邊沿到來時，狀態(tài)發(fā)生翻轉(zhuǎn)；2）功能與同步觸發(fā)器相同，使用方便靈活；3）抗干擾能力極強(qiáng)，工作速度很高。（a）（b）圖8-8邊沿JK觸發(fā)器的邏輯符號8.1.2邊沿JK觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器

2、邊沿JK觸發(fā)器的邏輯功能

邊沿JK觸發(fā)器具有置位（置“1”）、復(fù)位（置“0”）、保持和計數(shù)的功能。表8-3所示為邊沿JK觸發(fā)器的邏輯狀態(tài)表。8.1.2邊沿JK觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.2邊沿JK觸發(fā)器圖8-9主從JK觸發(fā)器的波形圖

常見74LS112為CP下降沿觸發(fā)集成邊沿JK觸發(fā)器，其引腳分布如圖6-10a所示，CC4027為CP上升沿觸發(fā)集成邊沿JK觸發(fā)器，其引腳分布如圖6-10b所示。

（a）（b）圖6-10集成邊沿JK觸發(fā)器的引腳圖電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.3D觸發(fā)器

（a）（b）圖8-11維持阻塞邊沿D觸發(fā)器邏輯符號

D觸發(fā)器大多為邊沿結(jié)構(gòu)類型的觸發(fā)器，它的次態(tài)僅取決于CP脈沖的邊沿（上升沿或下降沿）到達(dá)時刻輸入信號的狀態(tài)，而與此邊沿時刻以前或以后的輸入狀態(tài)無關(guān)，因而可以提高它的可靠性和抗干擾能力。圖8-11a所示為上升沿觸發(fā)的維持阻塞邊沿D觸發(fā)器的邏輯符號，圖8-11b所示為下降沿觸發(fā)的維持阻塞邊沿D觸發(fā)器的邏輯符號。電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.3D觸發(fā)器

（a）（b）圖8-11維持阻塞邊沿D觸發(fā)器邏輯符號

如圖8-11a所示，維持阻塞型D觸發(fā)器具有在CP脈沖上升的特點(diǎn)，這種維持阻塞作用建立后，即使CP=1期間D信號改變也不會影響輸出。其邏輯功能為：輸出端Q的狀態(tài)隨著輸入端D的狀態(tài)而變化，即某個時鐘脈沖來到之后Q的狀態(tài)和該脈沖來到之前D的狀態(tài)一樣，其邏輯狀態(tài)表如表8-4所示。電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.3D觸發(fā)器

圖8-12多輸入結(jié)構(gòu)的D觸發(fā)器（a）（b）圖8-13常用集成D觸發(fā)器引腳排列圖電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.4觸發(fā)器邏輯功能的轉(zhuǎn)換

每一種觸發(fā)器有其自己的邏輯功能，有時候也可以根據(jù)需要將某種邏輯功能的觸發(fā)器，經(jīng)過改接和附加一些門電路后，轉(zhuǎn)換成另一種類型的觸發(fā)器。通常的轉(zhuǎn)換方法是：利用令已有觸發(fā)器和待求觸發(fā)器的特性方程相等的原則，求出轉(zhuǎn)換邏輯關(guān)系，轉(zhuǎn)換步驟如下：1）寫出已有觸發(fā)器和待求觸發(fā)器的特性方程。2）變換待求觸發(fā)器的特性方程，使之形式與已有觸發(fā)器的特性方程一致。3）比較已有和待求觸發(fā)器的特性方程，根據(jù)兩個方程相等的原則求出轉(zhuǎn)換邏輯關(guān)系。4）根據(jù)轉(zhuǎn)換邏輯關(guān)系畫出邏輯電路圖。電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.4觸發(fā)器邏輯功能的轉(zhuǎn)換

1、將JK型觸發(fā)器轉(zhuǎn)換成T型觸發(fā)器

在數(shù)字電路中，凡在CP時鐘脈沖控制下，根據(jù)輸入信號T取值的不同，具有保持和翻轉(zhuǎn)功能的電路，即：當(dāng)T＝0時能保持狀態(tài)不變，T＝1時一定翻轉(zhuǎn)的電路，都稱為T觸發(fā)器。T觸發(fā)器的邏輯狀態(tài)表如表8-5所示，如圖8-14所示為下降沿有效的T觸發(fā)器的邏輯符號。圖8-14下降沿有效T觸發(fā)器的邏輯符號

由T觸發(fā)器的邏輯狀態(tài)表可以推導(dǎo)出T觸發(fā)器狀態(tài)方程為：圖8-15從JK型觸發(fā)器轉(zhuǎn)換到T型觸發(fā)器電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.4觸發(fā)器邏輯功能的轉(zhuǎn)換電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.4觸發(fā)器邏輯功能的轉(zhuǎn)換電子技術(shù)及應(yīng)用

第2版8.1觸發(fā)器8.1.4觸發(fā)器邏輯功能的轉(zhuǎn)換電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析8.2

時序邏輯電路的分析

時序邏輯電路在任何一個時刻的輸出狀態(tài)不僅與這一時刻的輸入狀態(tài)有關(guān)，還與電路輸出端原來的狀態(tài)有關(guān)，其結(jié)構(gòu)框圖如圖8-22所示。從圖中可知，一個時序邏輯電路是由存儲電路和組合邏輯電路構(gòu)成的，觸發(fā)器具有記憶功能，所以可以用來作為存儲電路。圖8-22時序邏輯電路的結(jié)構(gòu)框圖

按照時鐘脈沖加入方式的不同，時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路。同步邏輯時序電路就是所有觸發(fā)器的時鐘脈沖輸入端（CP端）共用一個時鐘脈沖源，電路中的所有觸發(fā)器的狀態(tài)變化與時鐘脈沖信號同步。異步時序邏輯電路就是加入觸發(fā)器鐘脈沖輸入端（CP端）信號不共用同一個脈沖信號，因而有的觸發(fā)器動作與時鐘脈沖不再同步。

一般來說，同步時序邏輯電路的速度高于異步時序邏輯電路，但電路的復(fù)雜程度也高于異步時序邏輯電路。電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析

時序電路的邏輯功能可用邏輯表達(dá)式、狀態(tài)表、卡諾圖、狀態(tài)圖、時序圖和邏輯圖6種方式表示，這些表示方法在本質(zhì)上是相同的，可以互相轉(zhuǎn)換。時序邏輯電路的分析就是對已知的時序邏輯電路進(jìn)行邏輯功能分析。其步驟如下：（1）確定已知電路的工作方式，也就是通過對各觸發(fā)器CP脈沖信號判斷電路是同步時序邏輯電路，還是異步時序邏輯電路，寫出CP的邏輯表達(dá)式。（2）如果電路有外部輸出時，寫出時序電路的輸出方程。（3）寫出各個觸發(fā)器的的驅(qū)動方程。根據(jù)時序邏輯電路的組成情況，寫出每個觸發(fā)器控制輸入端的邏輯表達(dá)式。（4）確定觸發(fā)器的狀態(tài)方程。也稱為次態(tài)方程，就是根據(jù)驅(qū)動方程，推導(dǎo)出各觸發(fā)器次態(tài)和現(xiàn)有狀態(tài)之間的路基關(guān)系。（5）列狀態(tài)表。根據(jù)觸發(fā)器脈沖信號的次序，確定各觸發(fā)器輸入端的狀態(tài)和輸出的現(xiàn)態(tài)，逐次推斷觸發(fā)器的次態(tài)。（6）畫出狀態(tài)循環(huán)圖或者時序波形圖。（7）用文字描述時序邏輯電路的邏輯功能。8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析圖8-23例8-1時序邏輯電路圖8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版6.2時序邏輯電路的分析8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版6.2時序邏輯電路的分析8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析【例8-2】分析圖8-26所示電路的邏輯功能，設(shè)初始狀態(tài)為“000”。圖8-26例8-2邏輯電路圖8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版8.2時序邏輯電路的分析8.2

時序邏輯電路的分析電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.1數(shù)據(jù)寄存器

在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲功能的觸發(fā)器組合起來構(gòu)成的。一個觸發(fā)器可以存儲1位二進(jìn)制代碼，存放n位二進(jìn)制代碼的寄存器，需用n個觸發(fā)器來構(gòu)成。按照功能的不同，可將寄存器分為數(shù)據(jù)寄存器和移位寄存器兩大類。

在數(shù)字系統(tǒng)中，用來暫時存放數(shù)碼的寄存器稱為數(shù)據(jù)寄存器，在數(shù)據(jù)寄存器中，數(shù)據(jù)送入和輸出都只能是并行狀態(tài)，按其接受數(shù)據(jù)的方式又分為雙拍式和單拍式兩種。單拍工作方式數(shù)據(jù)寄存器電路如圖8-29所示。在此類工作方式中，無論寄存器中原來的內(nèi)容是什么，只要送數(shù)控制時鐘脈沖CP上升沿到來，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D0～D3立即被送入進(jìn)寄存器中。圖8-29單拍工作方式數(shù)碼寄存器電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.1數(shù)據(jù)寄存器

雙拍工作方式數(shù)據(jù)寄存器電路如圖8-30所示。在此類工作方式中，接收存放輸入數(shù)據(jù)需要兩步完成：第一步清零，第二部接收數(shù)據(jù)。如果在接受寄存數(shù)據(jù)前，數(shù)據(jù)寄存器沒有清零，接受存放數(shù)據(jù)會出現(xiàn)錯誤。圖8-30雙拍工作方式數(shù)碼寄存器電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.1數(shù)據(jù)寄存器

（1）清零。按照清零信號與CP脈沖信號的關(guān)系可分為同步清零和異步清零。同步清零是指觸發(fā)器得到清零信號后不能立即清零，而是要等到CP脈沖信號到達(dá)后才能將觸發(fā)器清零。異步清零是指觸發(fā)器得到清零信號立即清零，清零功能與CP脈沖信號無關(guān)。圖8-30雙拍工作方式數(shù)碼寄存器電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.2移位寄存器圖8-314位右移位寄存器

移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。1、單向移位寄存器電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.2移位寄存器

4位右移位寄存器狀態(tài)表如表8-9所示。電子技術(shù)及應(yīng)用

第2版6.3寄存器8.3.2移位寄存器圖8-324位左移位寄存器4位左移位寄存器狀態(tài)表如表8-10所示。電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.2移位寄存器電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.2移位寄存器2.雙向移位寄存器圖8-33雙向移位寄存器雙向移位寄存器狀態(tài)方程為：電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.2移位寄存器雙向移位寄存器狀態(tài)方程為：

當(dāng)M=0時右移，此時對應(yīng)的狀態(tài)方程為：

當(dāng)M=1時右移，此時對應(yīng)的狀態(tài)方程為：電子技術(shù)及應(yīng)用

第2版8.3寄存器8.3.2移位寄存器

3.集成雙向移位寄存器集成雙向移位寄存器74LS194，其引腳布置圖如圖6-34a所示，其邏輯功能示意圖如圖8-34b所示。

（a）（b）圖6-3474LS194集成雙向移位寄存器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器

在數(shù)字電路中，能夠記憶輸入脈沖個數(shù)的電路稱為計數(shù)器。計數(shù)器有很多種分類方法，常用的分類方法如表8-12所示。8.4.1二進(jìn)制計數(shù)器1、異步二進(jìn)制計數(shù)器圖8-353位異步二進(jìn)制加法計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器圖8-353位異步二進(jìn)制加法計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器圖8-353位異步二進(jìn)制加法計數(shù)器圖8-363位異步二進(jìn)制加法計數(shù)器輸出波形圖電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器圖8-363位異步二進(jìn)制加法計數(shù)器輸出波形圖

從狀態(tài)表或波形圖可以看出，從狀態(tài)000開始，每來一個計數(shù)脈沖，計數(shù)器中的數(shù)值便加1，輸入8個計數(shù)脈沖時計滿歸零，所以該電路也稱為異步八進(jìn)制計數(shù)器。電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器圖8-373位異步二進(jìn)制減法計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器2、同步二進(jìn)制計數(shù)器

如圖8-38所示為3位同步二進(jìn)制加法計數(shù)器，其特點(diǎn)是計數(shù)器中的所有觸發(fā)器的時鐘脈沖輸入端接入同一個時鐘脈沖，當(dāng)計數(shù)CP脈沖到來時，各觸發(fā)器同時被觸發(fā)，計數(shù)器的工作速度較快，工作頻率也較高，同步計數(shù)器也稱為并行計數(shù)器。

由圖8-38可知，3位同步二進(jìn)制加法計數(shù)器的驅(qū)動方程為：圖8-383位同步二進(jìn)制加法計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器3、集成二進(jìn)制計數(shù)器

74LS161型4位同步二進(jìn)制計數(shù)器的引腳排列圖如圖8-39a所示,74LS161型4位同步二進(jìn)制計數(shù)器的邏輯符號如圖8-39b所示。各引腳的功能如表8-14所示。表8-15是74LS161型4位同步二進(jìn)制計數(shù)器的功能表。（a）（b）圖8-3974LS161型4位同步二進(jìn)制計數(shù)器的引腳排列圖和邏輯符號電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器圖8-4074LS161可以直接用來作為十六進(jìn)制計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.1二進(jìn)制計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器1、異步十進(jìn)制加法計數(shù)器十進(jìn)制數(shù)包含了0～9十個數(shù)，因此十進(jìn)制計數(shù)必須有十個狀態(tài)與之對應(yīng)。十進(jìn)制的編碼方式較多，8421BCD碼是一種常用的的編碼方式，就是用四位二進(jìn)制數(shù)來表示一位十進(jìn)制數(shù)，能夠?qū)崿F(xiàn)8421BCD碼計數(shù)的計數(shù)器稱為“二-十進(jìn)制計數(shù)器”。表8-16所示為8421BCD編碼表。電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器圖8-42異步十進(jìn)制加法計數(shù)器

圖可知異步十進(jìn)制加法計數(shù)器的驅(qū)動方程為：電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器

工作過程：電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器

工作過程：電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器

異步十進(jìn)制加法計數(shù)器輸出波形圖如圖8-43所示。圖8-43異步十進(jìn)制加法計數(shù)器輸出波形圖電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器（a）（b）圖8-4474LS290引腳排列圖和邏輯符號電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器（a）（b）（c）圖8-4574LS290的二－五－十進(jìn)制的電路連接電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器圖8-46同步十進(jìn)制加法計數(shù)器2、同步十進(jìn)制加法計數(shù)器

由圖8-46可知，同步十進(jìn)制加法計數(shù)器的驅(qū)動方程為：電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.2十進(jìn)制計數(shù)器

同步十進(jìn)制加法計數(shù)器的輸出波形如圖8-47所示。圖8-47同步十進(jìn)制加法計數(shù)器的工作波形電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.3任意進(jìn)制計數(shù)器的設(shè)計與實(shí)現(xiàn)

1、歸零法（利用清零端構(gòu)造N進(jìn)制計數(shù)器）歸零法構(gòu)造N進(jìn)制計數(shù)器就是利用集成計數(shù)器的清零端在需要的時候?qū)⒂嫈?shù)器清零，從而實(shí)現(xiàn)N進(jìn)制計數(shù)器功能，

利用集成計數(shù)器的清零端和置數(shù)端實(shí)現(xiàn)歸零，從而構(gòu)成按自然態(tài)序進(jìn)行計數(shù)的N進(jìn)制計數(shù)器。任意進(jìn)制計數(shù)器可以用現(xiàn)有的計數(shù)器改接而成，以74LS290和74LS161兩種集成計數(shù)器為例來討論改接方法。

例8-3采用歸零法，試分別用74LS290和74LS161集成計數(shù)器的構(gòu)成一個八進(jìn)制計數(shù)器。

解：（1）用74LS290實(shí)現(xiàn)八進(jìn)制計數(shù)器（歸零法）1）六進(jìn)制計數(shù)器循環(huán)狀態(tài)：輸出從“0000”狀態(tài)開始，經(jīng)過八個脈沖循環(huán)計數(shù)器又回到初態(tài)“0000”，如圖8-48所示。圖8-48用清零端構(gòu)造八進(jìn)制計數(shù)器的循環(huán)狀態(tài)電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.3任意進(jìn)制計數(shù)器的設(shè)計與實(shí)現(xiàn)電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.3任意進(jìn)制計數(shù)器的設(shè)計與實(shí)現(xiàn)電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.3任意進(jìn)制計數(shù)器的設(shè)計與實(shí)現(xiàn)例8-4試采用歸零法，用74LS290計數(shù)器芯片構(gòu)成三十二進(jìn)制電路。

解：（1）確定芯片個數(shù)：74LS290芯片是一個集成異步二-五-十進(jìn)制計數(shù)器，先要構(gòu)成三十二進(jìn)制，需要用兩片級聯(lián)才能實(shí)。其中，74LS290（1）為“個位”計數(shù)器，74LS290（2）為“十位”計數(shù)器。圖8-51由74LS290集成計數(shù)器構(gòu)成三十二進(jìn)制計數(shù)電路（歸零法）電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.3任意進(jìn)制計數(shù)器的設(shè)計與實(shí)現(xiàn)2、置位法（利用置位端構(gòu)造N進(jìn)制計數(shù)器）

利用集成計數(shù)器芯片的置位功能在需要的時候?qū)⒂嫈?shù)器強(qiáng)制置位，從而可以實(shí)現(xiàn)進(jìn)制的計數(shù)循環(huán)。電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.3任意進(jìn)制計數(shù)器的設(shè)計與實(shí)現(xiàn)（3）由74LS290集成計數(shù)器構(gòu)成六進(jìn)制計數(shù)電路（置位法）如圖8-53所示。圖8-53由74LS290集成計數(shù)器構(gòu)成六進(jìn)制計數(shù)電路（置位法）電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.3任意進(jìn)制計數(shù)器的設(shè)計與實(shí)現(xiàn)例8-6試用74LS161的置位端口，構(gòu)成一個六進(jìn)制計數(shù)器。電子技術(shù)及應(yīng)用

第2版8.4計數(shù)器8.4.3任意進(jìn)制計數(shù)器的設(shè)計與實(shí)現(xiàn)（3）由74LS161集成計數(shù)器構(gòu)成六進(jìn)制計數(shù)電路（置位法）如圖8-55所示。圖8-55由74LS161集成計數(shù)器構(gòu)成六進(jìn)制計數(shù)電路（置位法）電子技術(shù)及應(yīng)用

第2版8.5555集成定時器